JPS6032989B2 - Manufacturing method of MOS type semiconductor device - Google Patents

Description

【発明の詳細な説明】 本発明は極めてチャンネル長が短かく、また、そのチャ
ンネルとゲート電極とがほぼ完全に整合している縦型構
造の新規なＭＯＳ型半導体装置製造方法を提供すること
を目的とする。DETAILED DESCRIPTION OF THE INVENTION The present invention aims to provide a novel method for manufacturing a vertically structured MOS semiconductor device having an extremely short channel length and in which the channel and gate electrode are almost perfectly matched. purpose.

ＭＯＳトランジスタのチヤンヌル長を短くする方法とし
て、従来半導体基板に凹部を形成し、その凹部側面にチ
ャンネルを形成する縦型構造が知られている。As a method of shortening the channel length of a MOS transistor, a vertical structure is conventionally known in which a recess is formed in a semiconductor substrate and a channel is formed on the side surface of the recess.

これは、不純物拡散の深さもこ差をつくり、その差をチ
ャンネル長とするもので、フオトリソグラフィ−によら
ないため短チャンネル長のｈ４０Ｓトランジスタが製作
されているが、高精度の短チャンネルを得るには、拡散
係数の異なるＰ型とｎ型の二種類の不純物の分布を精密
に制御しなければならない。This creates a difference in the depth of impurity diffusion and uses that difference as the channel length. H40S transistors with short channel lengths are manufactured because they do not rely on photolithography, but it is possible to obtain short channels with high precision. To achieve this, it is necessary to precisely control the distribution of two types of impurities, p-type and n-type, which have different diffusion coefficients.

拡散深さが深いと、深さのバラッキが大きいのでチャン
ネル長のバラツキが大きい。逆に浅い拡散では不純物分
布が急峻になり、二つの不純物の分布のわずかな差で閥
値を与える不純物の値が大きく変わるので、閥値を目標
値の範囲内に収めるのが難しくなる。従来、試作されて
いるＭＯＳトランジスタのチャンネル長は０．５〜〜１
ミクロン程度が主で、それ以下にするのは、上述の理由
により極めて困難であった。しかも、従来においては、
ゲート電圧によって導通・非導通の状態がとれるェンハ
ンスメントチャンネルとゲート電極の位置が整合してお
らず、ゲート電極の中はチャンネル長より十分広くとら
ざるを得ないため、ゲート入力容量が大きいという重大
な欠点を有していた。When the diffusion depth is deep, the variation in depth is large, so the variation in channel length is large. On the other hand, with shallow diffusion, the impurity distribution becomes steep, and the impurity value that gives the threshold value changes greatly with a slight difference in the distribution of two impurities, making it difficult to keep the threshold value within the target value range. Conventionally, the channel length of prototype MOS transistors is 0.5 to 1.
It is mainly on the order of microns, and it has been extremely difficult to reduce it to less than that for the reasons mentioned above. Moreover, in the past,
The enhancement channel, which can be made conductive or non-conductive depending on the gate voltage, is not aligned with the gate electrode, and the inside of the gate electrode must be sufficiently wider than the channel length, resulting in a large gate input capacitance. It had a serious drawback.

本発明の骨子は、半導体基板に凹部を形成しその凹部側
面の一部にイオン注入によりェンハンスメントチャンネ
ルを形成し、そのチャンネル長をイオン注入における不
純物分布の深さ方向における拡がり（△Ｒｐ）程度又は
それ以下にせんとするものであり、更に、イオン注入の
平均深さ（Ｒｐ）がイオンの加速エネルギーにより極め
て精度良く制御される事を利用して、チャンネルとゲー
ト電極の位置をほぼ完全に整合せしめるところにある。The gist of the present invention is to form a recess in a semiconductor substrate, form an enhancement channel in a part of the side surface of the recess by ion implantation, and set the channel length to the depth direction of the impurity distribution in the ion implantation (ΔRp). ) or less, and furthermore, by taking advantage of the fact that the average depth of ion implantation (Rp) is controlled with extremely high precision by the ion acceleration energy, the positions of the channel and gate electrode can be approximately adjusted. It's about perfect alignment.

以上に順を追って本発明の実施例を詳細に説明する。第
１図ａでは、半導体基板１の表面に選択的にドレィン拡
散層２を形成する。半導体基板ｌはチャンネルを形成す
べき低濃度部分１一２と直列抵抗を減少させるための高
濃度部分１一１とから成っている。ドレィン拡散層２の
形成に砥素をイオン注入すると、加速電圧が５０ＫＶで
深さは約０．０３ミクロンである。ｎチャンネルトラン
ジスタを製造する場合高濃度部分１−１はリンや枇素を
１び９〜１ぴＶ肌‐３以上含んでいて、低濃度部分１一
２はｐ型でもｎ型でも良く、不純物濃度はｐ型なら１び
４肌‐３以下、ｎ型なら１び５〜１ぴ６ｃの‐３程度が
好ましい。Embodiments of the present invention will be described in detail in accordance with the above steps. In FIG. 1a, a drain diffusion layer 2 is selectively formed on the surface of a semiconductor substrate 1. In FIG. The semiconductor substrate 1 consists of a lightly doped region 1-2 in which a channel is to be formed and a highly doped region 1-1 in order to reduce the series resistance. When arsenic ions are implanted to form the drain diffusion layer 2, the acceleration voltage is 50 KV and the depth is about 0.03 microns. When manufacturing an n-channel transistor, the high-concentration portion 1-1 contains phosphorus or phosphorus at 1 to 9 to 1 pV-3 or more, and the low-concentration portion 1-2 may be p-type or n-type and contains impurities. The concentration is preferably 1 and 4 skin -3 or less for p-type, and about -3 of 1 and 5 to 1 pi 6c for n-type.

次にエッチングマスク３を堆積せしめて、写真蝕刻法（
フオトリソ）により部分的に除去して窓４を開ける。こ
こでエッチングマスクとしては、例えばＳｉ３Ｎ４・Ｓ
ｉ０２を二重に積重ねた絶縁膜を用いる。エッチングマ
スク３を利用して半導体基板の一部を選択的に除去して
凹部５を形成する（第１図ｂ）。凹部５の深さは低濃度
部分１−２の厚みとほぼ同じに選んでおく。半導体基板
１のエッチングには化学エッチ液を用いても良いが、プ
ラズマエッチの方が制御性がよい。次にＳｉ○又はＳｉ
０２の如き絶縁膜６を真空蒸着法により凹部底面５−１
に堆積せしめる（同図ｃ）。Next, an etching mask 3 is deposited, and photolithography (
The window 4 is opened by partially removing it using photolithography. Here, as an etching mask, for example, Si3N4・S
An insulating film consisting of a double layer of i02 is used. A portion of the semiconductor substrate is selectively removed using an etching mask 3 to form a recess 5 (FIG. 1b). The depth of the recess 5 is selected to be approximately the same as the thickness of the low concentration portion 1-2. Although a chemical etchant may be used to etch the semiconductor substrate 1, plasma etch has better controllability. Next, Si○ or Si
An insulating film 6 such as No. 02 is deposited on the bottom surface 5-1 of the recess by vacuum evaporation.
(c).

この時、同時にエッチングマスク３上にも同じ絶縁膜７
が堆積される。絶縁膜６の堆積に真空蒸着法を用いるの
は凹部側面５一２に付着する量を出来るだけ少なくする
ためであり、条件によっては気相成長法でも良い。この
状態でゲート絶縁膜８を加熱酸化（例えば１１００Ｃ０
で５０分間乾燥酸素で酸化すると約１２００ＡのＳｉ０
２が成長する）で生成して多結晶シリコンを堆積せしめ
、絶縁膜３および７を除去すると同図ｄの如く、凹部５
に多結晶シリコン９が充てんされた構造になる。多結晶
シリコン９には１び９肌‐３以上の不純物がドーフされ
ている。この上から、半導体基板へ、ｎチャンネルなら
例えばボロンを、Ｐチャンネルならリンをイオン注入し
て、ェンハンスメントチャンネルを形成するための薄層
１０を設ける。薄層１０とゲート絶縁膜８の界面１１が
ェンハンスメントチャンネルになる如く、例えば１ぴ６
肌【３程度の濃度になる如く不純物をイオン注入してお
く。例えばｎチャンネルの場合、ボロンを２００ＫＶで
加速して、ドーズ量３×１０１１ｃの‐２を注入すると
、ボロンのピーク濃度が１×１び６肌‐３になり、この
時のピーク位置民０ち平均深さ（Ｒｐ）は０．７ミクロ
ンで、分布の分散（△Ｒｐ）は０．１２ミクロンである
。薄層１０の厚さを２×△Ｒｐとすれば、約０．２４ミ
クロンである。ゲート絶縁膜８を加熱酸化した時の熱処
理を受けてドレィン２および２′は同図ｄの如く深くな
り、例えば０．２〜０．３ミクロンになる。従って、ド
レィン２および２′と薄層１０の間隔はこの例では０３
〜０４ミクロンであが、これは例えば、ポロンの加速電
圧を３００ＫＶにすると約０．６ミクロンになる。次に
、不純物分布が大きく変化しない温度範囲でイオン注入
による損傷をアニール（例えば９００００→，３０分）
したのち、ゲ−ト電極１ ２およびドレィン電極１３を
形成する（同図ｅ）。At this time, the same insulating film 7 is also formed on the etching mask 3 at the same time.
is deposited. The reason why the vacuum evaporation method is used to deposit the insulating film 6 is to minimize the amount of insulating film 6 deposited on the side surfaces 5-2 of the recess, and depending on the conditions, a vapor deposition method may be used. In this state, the gate insulating film 8 is heated and oxidized (for example, 1100C0
When oxidized with dry oxygen for 50 minutes, Si0 of about 1200A
When polycrystalline silicon is deposited and the insulating films 3 and 7 are removed, a recess 5 is formed as shown in d of the same figure.
The structure is filled with polycrystalline silicon 9. The polycrystalline silicon 9 is doped with impurities of 1 to 9-3 or more. From above, a thin layer 10 for forming an enhancement channel is provided by ion-implanting boron for an n-channel or phosphorus for a p-channel into the semiconductor substrate. For example, the interface 11 between the thin layer 10 and the gate insulating film 8 becomes an enhancement channel.
Impurities are ion-implanted to the skin to a concentration of about 3. For example, in the case of an n-channel, if boron is accelerated at 200 KV and a dose of -2 of 3 x 1011 c is injected, the peak concentration of boron becomes 1 x 1 and 6 skin -3, and the peak position at this time is 0. The average depth (Rp) is 0.7 microns and the variance of the distribution (ΔRp) is 0.12 microns. If the thickness of the thin layer 10 is 2×ΔRp, it is approximately 0.24 microns. As a result of the heat treatment when the gate insulating film 8 is heated and oxidized, the drains 2 and 2' become deeper, for example, 0.2 to 0.3 microns, as shown in FIG. Therefore, the spacing between the drains 2 and 2' and the thin layer 10 is 03 in this example.
For example, if the accelerating voltage of Poron is 300 KV, it becomes about 0.6 micron. Next, the damage caused by ion implantation is annealed in a temperature range where the impurity distribution does not change significantly (for example, 90,000 → 30 minutes).
After that, a gate electrode 12 and a drain electrode 13 are formed (e in the same figure).

この例では半導体基板１の高濃度部分１一１がソースと
して働らく。なお、複数のトランジスタが集積化される
場合は、上記電極形成と同時にトランジスタ間の相互配
線が形成される。薄層１０中の不純物分布を第２図に示
す。In this example, the high concentration portion 1-1 of the semiconductor substrate 1 serves as a source. Note that when a plurality of transistors are integrated, interconnections between the transistors are formed simultaneously with the formation of the electrodes. The impurity distribution in thin layer 10 is shown in FIG.

縦軸は不純物濃度で、藤軸は半導体基板の深さ方向であ
る。分布の形状は、イオン注入の分散△Ｒｐをもつガウ
ス分布で大体良く近似される。絶縁膜８との界面近傍１
１でのソース・ドレィン方向の分布もこれとほぼ同じと
考えられるから、この構造のトランジスタの闇値ＶＴは
、この不純物分布の形状で決められる（もちろん、ゲー
ト絶縁膜８の厚さや、ゲート９の仕事函数や界面準位に
も依存する。）。ところでＶＴは不純物濃度が高い程高
くなるから、このトランジスタのＶＴは不純物濃度の最
大値ＮＭＡｘで与えられる。不純物濃度とＶＴの関係の
１例を示せば、例えばゲート絶縁膜がＳｉ０２で厚さが
１１５０Ａで、ゲートがＮ型の高濃度多結晶シクコンで
、界面準位が１×１ぴｌ肌‐２のｎチャンネルトランジ
スタのとき、不純物濃度がｌｘｌび６肌‐３ならばＶＴ
：０．８５Ｖである。不純物分布の中心ｘｏから△Ｒｐ
だけ離れたところｘｏ±△Ｒｐの濃度Ｎ，は大体０．６
×ＮＭＡｘであるから、ＮＭ＾ｘ＝１×１び６Ｒｃ双‐
３のとき、Ｎ，＝６×１び５ｃの‐３であり、ｘｏ±△
ＲｐでのＶＴは０．４３Ｖである。ゲートにトランジス
タが丁度“ＯＮ”になる関電圧ＶＴ、今の例では０．８
５Ｖ印加した時、×ｏ±△Ｒｐの位置は０．４３Ｖで‘
‘ＯＮ”するのであるから０．８５−０．４３＝０．４
２Ｖだけ余計にゲート電圧が印力０されたのと同じ状態
になっている。即ち、ｘｏのごとく近傍のみが丁度“Ｏ
Ｎ”状態で、他の位置はすべて“ＯＮ”状態になってし
まっている。これは、ゲート電圧Ｖｃがトランジスタの
閥値ＶＴと丁度等しい時（Ｖ。＝ＶＴ）の実効チャンネ
ル長Ｌ（ｏＮ）が２・△Ｒｐよりも十分短かい事を意味
している。またＶＴ＝○ｖになる不純物濃度をＮ２とす
るとＶＧ＝○の時、Ｎ２以上の濃度範囲内はすべて‘‘
ＯＦＦ’’になり、Ｎ２以下の濃度範囲はすべて“ＯＮ
”になつている。すなわちこの時の実効チャンネル長は
Ｌ（ＯＦＦ）で、Ｌ（ｏＮ）より大きい。第２図中のＮ
ｓは、半導体基板１の低濃度部分１−２の不純物濃度で
ある。The vertical axis is the impurity concentration, and the vertical axis is the depth direction of the semiconductor substrate. The shape of the distribution is approximately well approximated by a Gaussian distribution with dispersion ΔRp of ion implantation. Near the interface with the insulating film 8 1
Since the distribution in the source/drain direction in 1 is considered to be almost the same as this, the dark value VT of a transistor with this structure is determined by the shape of this impurity distribution (of course, the thickness of the gate insulating film 8 and the gate 9 (It also depends on the work function and interface state.) Incidentally, since the VT increases as the impurity concentration increases, the VT of this transistor is given by the maximum value NMAx of the impurity concentration. To give an example of the relationship between impurity concentration and VT, for example, the gate insulating film is Si02 with a thickness of 1150A, the gate is N-type high concentration polycrystalline silicon, and the interface state is 1×1 pil skin-2. For an n-channel transistor, if the impurity concentration is lxl and 6-3, then VT
:0.85V. △Rp from the center xo of impurity distribution
The concentration N of xo±△Rp is approximately 0.6 at a distance of
×NMAx, so NM^x=1×1 and 6Rc twin-
3, N, = 6 x 1 and -3 of 5c, and xo±△
VT at Rp is 0.43V. The voltage VT at which the transistor turns on at the gate is 0.8 in this example.
When 5V is applied, the position of ×o±△Rp is 0.43V'
Since it is 'ON', 0.85-0.43=0.4
The state is the same as if the gate voltage was applied to 0 by an additional 2V. In other words, like xo, only the neighborhood is exactly “O
N” state, and all other positions are in the “ON” state. This is due to the effective channel length L (oN ) is sufficiently shorter than 2・△Rp.Also, if the impurity concentration at which VT=○v is N2, when VG=○, everything within the concentration range of N2 or higher is''
OFF'', and all concentration ranges below N2 are ``ON''.
”.In other words, the effective channel length at this time is L (OFF), which is greater than L (oN).
s is the impurity concentration of the low concentration portion 1-2 of the semiconductor substrate 1.

ｎチャンネルトランジスタの場合、低濃度部分がｐ型で
あれば、凹部側面５−２との界面に沿ってデプレーショ
ンチャンネルが生じ、またそれがｎ型であれば、全体が
抵抗体として、薄層１０の界面１１に生じるェンハンス
メントチャンネルと直列接続された形になる。薄層１０
の濃度が低濃度部分１−２の濃度よりも高いから、低濃
度部分がｎ型でもｐ型でも、ドレィンに印加されて生じ
る空乏層は、低濃度部分１−２内に広がり、薄層１０内
への広がりは少ない。低濃度部分１−２は、複数のトラ
ンジスタが集積化される場合、例えばそれらがｎチャン
ネルトランジスタならば、ｐ型にしておくと、トランジ
スタ相互が分離されるので都合がよい。In the case of an n-channel transistor, if the low concentration part is p-type, a depletion channel will occur along the interface with the side surface 5-2 of the recess, and if it is n-type, the whole will act as a resistor and a thin layer will form. 10 and is connected in series with the enhancement channel generated at the interface 11 of FIG. thin layer 10
Since the concentration of is higher than that of the low concentration portion 1-2, whether the low concentration portion is n-type or p-type, the depletion layer generated by the application to the drain spreads within the low concentration portion 1-2, and the thin layer 10 There is little inward spread. When a plurality of transistors are integrated, for example, if they are n-channel transistors, it is convenient to make the low concentration portion 1-2 p-type because the transistors are isolated from each other.

また、例えばｎチャンネルのパワートランジスタを製造
する場合は、直列抵抗を下げるためにｎ型を用いる方が
良いｏ第１図ａでは、ドレィン拡散層２および２′が半
導体基板１の一方の表面にあり、ソースは半導体基板１
の低濃度部分１−１を含む他方の表面になる如く上・下
に形成されているが、集積回路中によく用いられるトラ
ンスミッションゲートにはこの構造は適していない。For example, when manufacturing an n-channel power transistor, it is better to use an n-type transistor in order to lower the series resistance. In FIG. Yes, the source is semiconductor substrate 1
However, this structure is not suitable for transmission gates often used in integrated circuits.

トランスミッションゲートではソースとドレィンは電気
信号の状態に応じ相互に入れかわるからである。本発明
をトランスミツションゲ−トに適用するには、第１図ａ
に於て、半導体基板１がすべて低濃度で、薄層１０を除
いて凹部側面５−２および底面５一１との界面にデプレ
ーションチャンネルが形成されていて、信号の入・出力
端子を２および２′とすればよい。This is because in a transmission gate, the source and drain are switched with each other depending on the state of the electrical signal. In order to apply the present invention to a transmission gate, FIG.
In this case, all of the semiconductor substrate 1 has a low concentration, and a depletion channel is formed at the interface with the side surface 5-2 of the recess and the bottom surface 5-1 except for the thin layer 10, and the input/output terminals of the signal are connected to 2. and 2'.

こういう構造に於て、ゲート電圧が印加されて薄層１０
のチャンネ１１が‘‘ＯＮ’’すれば、拡散層２と２′
間に導電路が形成されて電気信号が伝達される。また、
トランスミッションゲートに限らずトランジスタを直列
接続してＮＡＮＤ回路を構成する場合にもこの様な構造
を適用して良いことは云うまでもない。すなわち、本発
明の要点はチャンネル部分が半導体基板表面に対して深
さ方向に形成されていることに関するものであって、ソ
ース・ドレィンの位置が縦型か横型（即ち同一平面）か
にはよらない。さて、第１図の説明にあっては、ドレィ
ン拡散層２又は２′が半導体基板１中に形成されるとし
たが、そうせずに、高濃度の不純物を含む多結晶シリコ
ンを半導体基板１上に堆積せしめて、それをドレィンと
してもよい。そうすれば薄層１０を浅く出来るから、イ
オン注入の加速電圧が低くなり不純物分布の分散△Ｒｐ
が小さくなり、実効チャンネル長Ｌ（ｏＮ）が短か〈な
る。本発明の他の実施例について述べる。In such a structure, a gate voltage is applied to the thin layer 10.
If the channel 11 of is turned ``ON'', the diffusion layers 2 and 2'
A conductive path is formed between them to transmit electrical signals. Also,
It goes without saying that such a structure can be applied not only to transmission gates but also to cases where transistors are connected in series to form a NAND circuit. That is, the main point of the present invention is that the channel portion is formed in the depth direction with respect to the surface of the semiconductor substrate, and it does not depend on whether the source/drain positions are vertical or horizontal (i.e., on the same plane). do not have. Now, in the explanation of FIG. 1, it is assumed that the drain diffusion layer 2 or 2' is formed in the semiconductor substrate 1. It may be deposited on top and used as a drain. In this way, the thin layer 10 can be made shallower, so the accelerating voltage for ion implantation can be lowered, and the impurity distribution can be dispersed △Rp.
becomes small, and the effective channel length L(oN) becomes short. Other embodiments of the present invention will be described.

これは、ェンハンスメントチャンネルとゲート絶縁膜を
介して整合せしめる方法に関するものである。第１図ｃ
の状態でゲート絶縁膜８を形成したのち多結晶シリコン
１４を堆積せしめた状態を第３図ａに示す。ここで多結
晶シリコン１４には不純物が意識的には添加されておら
ず従って絶縁膜に近い。フオトレジストが低い所には厚
く、高い所には薄く塗布される性質を利用して、絶縁膜
７上の多結晶シリコンを除去する。This relates to a method of matching an enhancement channel via a gate insulating film. Figure 1c
FIG. 3a shows a state in which polycrystalline silicon 14 is deposited after gate insulating film 8 is formed in this state. Here, impurities are not intentionally added to the polycrystalline silicon 14, and therefore it is close to an insulating film. The polycrystalline silicon on the insulating film 7 is removed by utilizing the property that photoresist is applied thickly to low places and thinly to high places.

残った凹部５の中の多結晶シリコンの一部に、後に形成
するシリコンゲートへの接続のために不純物を拡散して
導電路１５を形成する。この状態で絶縁膜３および７を
マスクとして、多結晶シリコン１４中へ、例えばリンを
イオン注入して、高導電性を有する層１６を形成する。
この層１６が後の熱拡散によりゲート絶縁膜８に接する
位置まで達してシリコンゲ−トを形成する。次に絶縁膜
３および７を除去して、半導体基板１とゲート絶縁膜界
面がェンハンスメントチャンネルになる如く、例えばｎ
チャンネルならばポロンをイオン注入して薄層１０を形
成する（同図ｃ）。このとき薄層１０の深さが多結晶シ
リコン中の高導電性を有する層１６とほぼ同じになる様
加速電圧を加減しておく。薄層１０は多結晶シリコン１
４中にも形成されるが層１６の不純物濃度の方が圧倒的
に大きいので無視出釆る。次にこれを熱処理すると、多
結晶シリコン１４中の拡散係数が半導体基板中のそれよ
りも大きいため高導電性の層１６がゲート絶縁膜８に達
する程度に広がってシリコンゲート１６が形成される。Impurities are diffused into a portion of the polycrystalline silicon in the remaining recess 5 to form a conductive path 15 for connection to a silicon gate to be formed later. In this state, using the insulating films 3 and 7 as masks, ions of, for example, phosphorus are implanted into the polycrystalline silicon 14 to form a highly conductive layer 16.
This layer 16 later reaches a position where it contacts the gate insulating film 8 by thermal diffusion to form a silicon gate. Next, the insulating films 3 and 7 are removed so that the interface between the semiconductor substrate 1 and the gate insulating film becomes an enhancement channel.
If it is a channel, poron ions are implanted to form a thin layer 10 (FIG. 3(c)). At this time, the accelerating voltage is adjusted so that the depth of the thin layer 10 is approximately the same as the highly conductive layer 16 in polycrystalline silicon. Thin layer 10 is polycrystalline silicon 1
However, since the impurity concentration in layer 16 is overwhelmingly higher, it can be ignored. When this is then heat treated, the highly conductive layer 16 spreads to reach the gate insulating film 8, forming a silicon gate 16, since the diffusion coefficient in the polycrystalline silicon 14 is larger than that in the semiconductor substrate.

その間薄層１０の方はごくわずかしか不純物分布が変化
しない。第３図ｄに示す如く、かくしてエンハンスメン
トチヤンネル１１とシリコンゲート１６′とが整合した
構造が得られる。第３図に於ても、第１図と同様、拡散
層２および２′をドレィンとし、半導体基板１の高濃度
部分１ーーをソースとして説明してきたが、拡散層２お
よび２′をそれぞれソース、ドレインとしても良い。During this time, the impurity distribution of the thin layer 10 changes only slightly. As shown in FIG. 3d, a structure is thus obtained in which the enhancement channel 11 and the silicon gate 16' are aligned. In FIG. 3, as in FIG. 1, the diffusion layers 2 and 2' are assumed to be drains, and the high concentration portion 1 of semiconductor substrate 1 is assumed to be a source. , can also be used as a drain.

但しこの場合は半導体基板１は、例えばｎチャンネルな
らすべてｐ型の低濃度のものを用い、凹部５の底面５−
１にそってｎ型のデプレーションチャンネルが生じる様
にする。あるいは、さらに直列抵抗を減ずるために、凹
部底面５ーーにそって部分的にｎ型の高濃度部分１７を
形成しても良い。以上の説明では、シリコンゲート１６
′中の不純物と薄層１０中の不純物は互いに反対導電型
であったが、同一導電型であっても良い。However, in this case, for example, if the semiconductor substrate 1 is an n-channel, a p-type low concentration semiconductor substrate 1 is used, and the bottom surface 5 of the recess 5 is
1 so that an n-type depletion channel is generated. Alternatively, in order to further reduce the series resistance, an n-type high concentration portion 17 may be formed partially along the bottom surface 5 of the recess. In the above explanation, the silicon gate 16
Although the impurities in ' and the impurities in the thin layer 10 were of opposite conductivity types, they may be of the same conductivity type.

なお、導電路１５とシリコンゲート１６′とは同一導電
型の不純物を含んでいなければならない。以上の説明か
ら明らかなように、本発明のＭＯＳ型半導体装置の製造
方法は、チャンネル長が短かく、かつそのバラッキが少
なく、また閥値もそろい、しかもゲートとエンハンスメ
ントチヤンネルとが整合してゲート入力容量の小さく、
高速で、ドレィン電圧が高くとれ、ドレィン電圧による
闇値の低下が少ない広い動作範囲にわたって使用できる
ＭＯＳ型半導体装置を提供することができる。Note that the conductive path 15 and the silicon gate 16' must contain impurities of the same conductivity type. As is clear from the above description, the method for manufacturing a MOS type semiconductor device of the present invention has a short channel length, little variation in channel length, uniform threshold value, and gate and enhancement channel matching. Small input capacity,
It is possible to provide a MOS type semiconductor device that can be used at high speed, has a high drain voltage, has a small decrease in dark value due to the drain voltage, and can be used over a wide operating range.

【図面の簡単な説明】[Brief explanation of drawings]

第１図ａ〜ｅは本発明の一実施例にかかるＭＯＳ型半導
体装置の製造工程断面図、第２図は本発明の装置におけ
るェンハンスメントチャンネル中の不純物分布図、第３
図ａ〜ｄは本発明の他の実施例にかかる同装置の工程断
面図である。 １・・・・・・半導体基板、１一１…・・・高濃度部分
、１−２・…・・低濃度部分、２・・・・・・ドレィン
拡散層、３…・・・エッチングマスク、４・・・・・・
窓、５・・・・・・凹部、６・・・・・・絶縁膜、８・
・・・・・ゲート絶縁膜、９・・・・・・多結晶シリコ
ン、１０・・・・・・薄層、１２，１３・・・・・・電
極、１４・・・・・・多結晶シリコン、１５・・・・・
・導電路、１６・・・・・・高導電性層。 第２図 第１図 第３図1A to 1E are cross-sectional views of the manufacturing process of a MOS type semiconductor device according to an embodiment of the present invention, FIG. 2 is an impurity distribution diagram in an enhancement channel in the device of the present invention, and FIG.
Figures a to d are process sectional views of the same apparatus according to another embodiment of the present invention. 1...Semiconductor substrate, 1-1...High concentration part, 1-2...Low concentration part, 2...Drain diffusion layer, 3...Etching mask , 4...
window, 5... recess, 6... insulating film, 8.
...Gate insulating film, 9 ... Polycrystalline silicon, 10 ... Thin layer, 12, 13 ... Electrode, 14 ... Polycrystalline Silicon, 15...
- Conductive path, 16... Highly conductive layer. Figure 2 Figure 1 Figure 3

Claims (1)

【特許請求の範囲】[Claims] １ 半導体基板表面を選択的に除去して凹部を形成する
工程、この凹部側面にゲート絶縁膜を形成する工程、前
記半導体基板内部でかつ前記凹部底面より浅い位置に不
純物をイオン注入して前記半導体基板を前記ゲート絶縁
膜界面にエンハンスメントチヤネルを形成する工程と、
前記凹部に多結晶シリコンを堆積し、前記多結晶シリコ
ンに不純物をイオン注入して高導電性を有するシリコン
ゲートを形成する工程とを含み、前記エンハンスメント
チヤネルが前記高導電柱のシリコンゲートと整合するよ
うに形成されることを特徴とするＭＯＳ型半導体装置の
製造方法。1. A step of selectively removing the surface of the semiconductor substrate to form a recess, a step of forming a gate insulating film on the side surface of the recess, and a step of implanting impurity ions into the semiconductor substrate at a position shallower than the bottom surface of the recess to remove the semiconductor substrate. forming an enhancement channel between the substrate and the gate insulating film;
depositing polycrystalline silicon in the recess, and ion-implanting impurities into the polycrystalline silicon to form a highly conductive silicon gate, the enhancement channel being aligned with the silicon gate of the highly conductive column. A method for manufacturing a MOS type semiconductor device, characterized in that it is formed as follows.