JPS6032350B2 - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor deviceInfo
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- JPS6032350B2 JPS6032350B2 JP7289277A JP7289277A JPS6032350B2 JP S6032350 B2 JPS6032350 B2 JP S6032350B2 JP 7289277 A JP7289277 A JP 7289277A JP 7289277 A JP7289277 A JP 7289277A JP S6032350 B2 JPS6032350 B2 JP S6032350B2
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関しさらに詳しくはし
ジストの多層コーティングに関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a multilayer coating of a resist.
集積回路を製作する工程において電極配線を形成する場
合リフトオフという工程が用いられている。When forming electrode wiring in the process of manufacturing integrated circuits, a process called lift-off is used.
これはすでに行なわれているごとく基板上にレジストを
塗布してこのレジストを配線の形状にパターンニングし
て配線の形状にレジストを露光して除去し、その上に全
面にアルミニウムを蒸着する。つぎにレジストを剥離す
れば基板上に蒸着されたアルミニウム層のみが形成され
レジスト上に蒸着されたアルミニウム層はしジスト層と
ともに剥離されるのである。このような集程回路の製作
において微細な電極配線を行なうためにはしジスト層の
多層コーティングが必要である。As has already been done, a resist is applied onto the substrate, the resist is patterned into the shape of the wiring, the resist is exposed and removed in the shape of the wiring, and aluminum is evaporated over the entire surface. Next, when the resist is peeled off, only the aluminum layer deposited on the substrate is formed, and the aluminum layer deposited on the resist is peeled off together with the resist layer. In the fabrication of such integrated circuits, multilayer coatings of resist layers are required to provide fine electrode wiring.
つまりレジスト層に蒸着されたアルミニウムと基板上に
蒸着されたアルミニゥムとの間の分離をよくするために
レジスト層を２層にて形成し、下層つまり基板上のレジ
スト層の露光感度を上層のレジスト層の露光感度よりも
高くしてパターンニングして露光された後のレジスト層
の断面を基板に近い方を間隔を大きくすることによって
蒸着された基板上のアルミニウムの分離をよくするよう
にしたものである。例えば１層目しジストとしてＯＦＰ
Ｒ７７（東京応化社製ホトレジスト）の粘度３比ｐのも
のを５００仇ｐｍにて塗布し、８０ｑ０で３０分間プレ
ベークし、ついで２層目しジストとしてウェィコート（
ＷａｙＣｏａｔ）ＬＳＩ２９５．（ハント社製ホトレジ
スト）（１枕ｐ）を５０仇．ｐ．ｍで回転中に滴下して
約１．５秒で５０００回転とし温度２３００にてコーテ
ィングを行なうと、１層目しジストが１３３００Ａ、２
層コープィングして２３７００Ａの膜厚となった。In other words, in order to improve the separation between the aluminum deposited on the resist layer and the aluminum deposited on the substrate, the resist layer is formed in two layers, and the exposure sensitivity of the lower resist layer, that is, the resist layer on the substrate, is lower than that of the upper resist layer. After patterning and exposure at a higher exposure sensitivity than the layer, the cross-section of the resist layer is spaced closer to the substrate to improve separation of the deposited aluminum on the substrate. It is. For example, OFP as a first layer resist.
R77 (photoresist manufactured by Tokyo Ohka Co., Ltd.) with a viscosity of 3 ratio p was applied at 500 pm, prebaked at 80q0 for 30 minutes, and then a second layer was applied as a resist by way coating (
WayCoat) LSI295. (Photoresist manufactured by Hunt) (1 pillowcase) for 50 pieces. p. When the coating was carried out at a temperature of 2300A, the first layer was 13300A, and the second layer was 13300A.
After layer coating, the film thickness was 23,700A.
しかしながら、微細なパターンを形成する場合には２層
目のレジストを薄く形成することが必要である。However, when forming a fine pattern, it is necessary to form the second layer of resist thinly.
しかしながら２層目のレジストを薄くコーティングする
場合、レジストの溶剤の性質が似ているかあるいは同じ
溶剤である場合には下層のレジストと上層のレジストが
塗布中に演ってしまうという欠点がある。本発明の目的
は膜厚を薄くし微細パターンの形成をするためのレジス
ト層の多層コーティングを容易にする半導体装置の製造
方法を提供することにある。However, when coating a second layer of resist in a thin layer, if the resist solvents have similar properties or are the same solvent, there is a drawback that the lower and upper resist layers will interact during coating. An object of the present invention is to provide a method for manufacturing a semiconductor device that facilitates multilayer coating of resist layers to reduce film thickness and form fine patterns.
本発明によればゥェハー上にレジストを多層コーティン
グする工程を含んでなる半導体装置の製造方法において
、前記多層コーティング工程がゥェハ上に下層のレジス
トをコーティングし、前記下層のレジストの上に前記下
層のレジストより溶剤を多く含んだ上層のレジストを前
記上層のレジストと前記下層のレジストが混合しない温
度まで下げてコーティングすることを特徴とする半導体
装置の製造方法が提案される。According to the present invention, in a method for manufacturing a semiconductor device comprising a step of coating a wafer with a multilayer resist, the multilayer coating step coats a lower resist layer on the wafer, and the lower resist layer is coated on the lower resist layer. A method for manufacturing a semiconductor device is proposed, which comprises coating an upper layer resist containing more solvent than the resist at a temperature lowered to such a temperature that the upper layer resist and the lower layer resist do not mix.
以下本発明にかかる半導体装置の製造方法の実施例につ
いて図面により詳細に説明する。Embodiments of the method for manufacturing a semiconductor device according to the present invention will be described in detail below with reference to the drawings.
一般に第１図のごとく基板１の上にレジスト２をスピン
コーティングすると溶剤はかなり飛んでしまいいわゆる
固形物が残ったレジスト層２が残る。Generally, when a resist 2 is spin-coated onto a substrate 1 as shown in FIG. 1, the solvent is considerably blown away, leaving a resist layer 2 with so-called solid matter remaining.
その上にレジスト層３を塗布する場合、主にレジスト３
に含まれる溶剤がレジスト２に溶けこむかあるいはレジ
スト２がレジスト３に溶け込むかする。そこでこの場合
レジストの温度をｃげこの溶解を制御しレジスト２とし
ジスト３の混合を防いだのが本発明である。一般に高分
子の溶剤への溶解速度は温度によりかなり異なることが
考えられる。When applying the resist layer 3 on top of the resist layer 3, the resist layer 3 is mainly
The solvent contained in the resist 2 dissolves into the resist 2, or the resist 2 dissolves into the resist 3. Therefore, in this case, the present invention prevents mixing of resist 2 and resist 3 by controlling the temperature of the resist and its melting. Generally, the rate of dissolution of polymers into solvents is considered to vary considerably depending on temperature.
下地レジスト層２のポジレジストに２層目のレジスト層
３のポジレジストを塗布する際膜厚を薄くするためには
粘度の小さい、溶剤を多量に含んだレジスト層３を滴下
する必要がある。その際両レジストが界面にて混合する
のを防ぐためには溶剤を多量に含んだレジスト３の一層
目のレジスト２との接触時間をなるべく少なくする必要
があり実際には滴下してから１．５秒位で高速回転させ
て混合を少なくしている。つぎに溶解速度自身を小さく
することが考えられる。When applying the positive resist of the second resist layer 3 to the positive resist of the base resist layer 2, in order to reduce the film thickness, it is necessary to drop the resist layer 3 having a low viscosity and containing a large amount of solvent. At this time, in order to prevent both resists from mixing at the interface, it is necessary to minimize the contact time of the resist 3 containing a large amount of solvent with the first layer resist 2. It rotates at high speed in about seconds to reduce mixing. Next, it is possible to reduce the dissolution rate itself.
したがってここでは２層目のレジストの温度を下げて実
験してみた。実験方法を以下に示す。１層目ＯＦＰＲ７
７（東京応化社製ホトレジスト）３比ｐ．５００比．ｐ
．ｍプレベーク８０ｑ０３０分間２層目ウェイコート（
ＷａｙＣｏａｔ）は１３９５（ハント社製ホトレジスト
）技ｐ．５００仇．ｐ．ｍ２層目のレジストは５０比．
ｐ．ｍで回転中に滴下して約１．９秒で５０００回転と
し２層目のレジストの温度を２３００（通常）の場合と
３℃の場合とについて比較した結果第２図の如くなった
。Therefore, we conducted an experiment by lowering the temperature of the second layer of resist. The experimental method is shown below. 1st layer OFPR7
7 (Tokyo Ohka Co., Ltd. photoresist) 3 ratio p. 500 ratio. p
．． m pre-bake 80q0 for 30 minutes 2nd layer way coat (
WayCoat) is 1395 (Photoresist manufactured by Hunt) technology p. 500 enemies. p. The resist for the m2th layer has a ratio of 50.
p. When the temperature of the second layer resist was 2300° C. (normal) and 3° C., the results were as shown in FIG. 2.
同図に示すごとく２層目のポジレジストを２才０で塗布
した場合粘度母ｐのＷａｙＣｏａｔは１３９５では一層
目の膜厚とほぼ同じ膜厚になってしまう。As shown in the figure, when the second layer of positive resist is applied at 2 years and 0, the WayCoat with a viscosity value p of 1395 becomes approximately the same thickness as the first layer.
これは２層目のレジストが溶剤を多く含んでいるために
１層目のレジストと混合しやすいものと思考する。つぎ
に２層目のポジレジストを３℃に冷却して塗布すると２
３ＣＯの時よりも厚く塗布されていることが判る。この
ように温度を下げることによりＷａｙＣｏａｔは１３９
５のように粘度の小さいものでも２層のコーティングが
可能となり、全体の膜厚を薄くでき微細パターン形成に
有利になる。This is thought to be because the second layer resist contains a large amount of solvent, so it easily mixes with the first layer resist. Next, when the second layer of positive resist is cooled to 3℃ and applied, 2
It can be seen that the coating is thicker than when using 3CO. By lowering the temperature in this way, WayCoat becomes 139
Even with a material having a low viscosity such as No. 5, two-layer coating is possible, and the overall film thickness can be reduced, which is advantageous for fine pattern formation.
なお第２図の場合は２層目のレジストの塗布温度のみを
冷却した場合について示したが、１層目のレジストの塗
布にあたって基板もしくはウェハーを冷却しても効果が
あることは勿論である。最後に本発明にかかる多層コー
ティングレジストを用いて電極配線を行なう場合の１例
を第３図に示す。Although FIG. 2 shows the case where only the coating temperature of the second layer of resist is cooled, it is of course effective to cool the substrate or wafer when coating the first layer of resist. Finally, FIG. 3 shows an example of electrode wiring using the multilayer coating resist according to the present invention.
第３図ａは基板１上に本発明にかかる方法によって多層
コーティングされたレジスト２および３を示す。そのレ
ジスト層の上を第３図ｂのごとくパターンニングを行な
い形成すべき電極の形状にレジスト層を除去する。これ
を第３図ｃに示す。つぎにその上に第３図ｄのごとくア
ルミニウム５を葵着しレジスト層を剥離すると第３図ｃ
のごとく電極５が形成される。本発明にかかる２層コー
ティングされたレジスト層を用いることによってレジス
ト層の電極を形成すべき部分の断面が第３図ｃに示すご
とくなりアルミニウム蒸着した場合基板上のアルミニウ
ムとしジスト上のアルミニウムとが第３図ｄさらにその
電極部分の拡大図である第３図ｄ′に示すように分離さ
れてリフトオフがうまくできる。FIG. 3a shows a multilayer coating of resists 2 and 3 on a substrate 1 by the method according to the invention. The resist layer is patterned as shown in FIG. 3b, and the resist layer is removed in the shape of the electrode to be formed. This is shown in Figure 3c. Next, aluminum 5 is deposited on top of it as shown in Fig. 3d, and the resist layer is peeled off, as shown in Fig. 3c.
The electrode 5 is formed as follows. By using the two-layer coated resist layer according to the present invention, the cross section of the portion of the resist layer where the electrode is to be formed becomes as shown in Figure 3c, and when aluminum is deposited, the aluminum on the substrate and the aluminum on the resist are As shown in FIG. 3(d) and FIG. 3(d'), which is an enlarged view of the electrode portion, the electrodes are separated and lift-off can be performed successfully.
以上詳細に示したように本発明は高分子の溶剤に対する
溶解温度が温度に大きく依存することを利用することを
利用してレジストの多層コートを容易にしたものであっ
て、ＩＣを製作するにあたりリフトオフを用いる場合特
に大きな効果を発揮するものである。As described in detail above, the present invention utilizes the fact that the dissolution temperature of polymers in solvents is highly dependent on temperature, thereby facilitating multilayer coating of resist, which is useful for manufacturing ICs. This is especially effective when lift-off is used.
第１図はしジスト層の多層コーティングの説明図、第２
図は本発明にかかる製造方法におけるレジストの多層コ
ーティングの結果を従来の多層コーティングの結果と比
較して示したデータ、第３図は本発明にかかる方法を用
いて製造されたレジストによる電極のリフトオフ工程を
示す。
図において１が基板、２が第１レジスト層、３が第２レ
ジスト層である。
第１図
第２図
第３図Fig. 1 is an explanatory diagram of multilayer coating of the masking layer, Fig. 2
The figure shows data comparing the results of multilayer coating of resist using the manufacturing method according to the present invention with the results of conventional multilayer coating. Figure 3 shows lift-off of the electrode using the resist manufactured using the method according to the present invention. Show the process. In the figure, 1 is a substrate, 2 is a first resist layer, and 3 is a second resist layer. Figure 1 Figure 2 Figure 3
Claims (1)
を含んでなる半導体装置の製造方法において、前記多層
コーテイング工程がウエハ上に下層のレジストをコーテ
イングし、前記下層のレジストの上に前記下層のレジス
トより溶剤を多く含んだ上層のレジストと前記上層のレ
ジストと前記下層のレジストが混合しない温度まで下げ
てコーテイングすることを特徴とする半導体装置の製造
方法。1. A method for manufacturing a semiconductor device comprising a step of coating a resist in multiple layers on a wafer, in which the multilayer coating step coats a lower layer of resist on the wafer, and a solvent is applied from the lower resist onto the lower resist. 1. A method of manufacturing a semiconductor device, characterized in that coating is performed at a temperature lowered to such a temperature that an upper layer resist containing a large amount of resist and the lower layer resist do not mix.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7289277A JPS6032350B2 (en) | 1977-06-21 | 1977-06-21 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7289277A JPS6032350B2 (en) | 1977-06-21 | 1977-06-21 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS547873A JPS547873A (en) | 1979-01-20 |
| JPS6032350B2 true JPS6032350B2 (en) | 1985-07-27 |
Family
ID=13502445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7289277A Expired JPS6032350B2 (en) | 1977-06-21 | 1977-06-21 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032350B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100432A (en) * | 1983-11-05 | 1985-06-04 | Oki Electric Ind Co Ltd | Formation for lift-off metal pattern |
| JP7092508B2 (en) * | 2018-01-26 | 2022-06-28 | 株式会社Ｓｃｒｅｅｎホールディングス | Application method |
-
1977
- 1977-06-21 JP JP7289277A patent/JPS6032350B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS547873A (en) | 1979-01-20 |
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