JPS6032341A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6032341A JPS6032341A JP58141670A JP14167083A JPS6032341A JP S6032341 A JPS6032341 A JP S6032341A JP 58141670 A JP58141670 A JP 58141670A JP 14167083 A JP14167083 A JP 14167083A JP S6032341 A JPS6032341 A JP S6032341A
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- Japan
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- cap
- sealing
- frame
- package
- semiconductor device
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関する。
これまでの半導体装置はシリコンやゲルマニウムやガリ
ウムヒソ等の半導体材料を基材とした半導体装置素子を
金シリコンや金ゲルマニウムや銀ペーストのろう材や接
着剤を用いてセラミ、りや金属で形成された半導体装置
用パッケージにダイマウントし、その後に、半導体素子
電極とパッケージリード端子を金線やアルミ線で結線し
た。次に電気溶接やシームウェルドあるいはガラス溶融
や金錫合金ろう材溶融をして、パッケージのキャップを
、パッケージに接合し、半導体装置素子を気密封止して
いた。
ウムヒソ等の半導体材料を基材とした半導体装置素子を
金シリコンや金ゲルマニウムや銀ペーストのろう材や接
着剤を用いてセラミ、りや金属で形成された半導体装置
用パッケージにダイマウントし、その後に、半導体素子
電極とパッケージリード端子を金線やアルミ線で結線し
た。次に電気溶接やシームウェルドあるいはガラス溶融
や金錫合金ろう材溶融をして、パッケージのキャップを
、パッケージに接合し、半導体装置素子を気密封止して
いた。
従来の気密封止半導体装置では、前述の通り、ガラス封
止、シームウェルド、金錫合余ろう換型パッケージを用
いているが、Ｔｏ−５型カンケース以外は、封止層パッ
ケージキャップ（メユ一般に平坦か若干へこんでいる凹
状の形態をしているＯ即ち、パッケージの封止キャップ
は、パッケージの上面又は下面の半導体装置素子をグイ
マウントし、ワイヤーリングするキャビティ部ｔ−覆う
形で固足し、キャビティ部を密封する形態となっている
。
止、シームウェルド、金錫合余ろう換型パッケージを用
いているが、Ｔｏ−５型カンケース以外は、封止層パッ
ケージキャップ（メユ一般に平坦か若干へこんでいる凹
状の形態をしているＯ即ち、パッケージの封止キャップ
は、パッケージの上面又は下面の半導体装置素子をグイ
マウントし、ワイヤーリングするキャビティ部ｔ−覆う
形で固足し、キャビティ部を密封する形態となっている
。
ＴＯ−５型パツケージは凸状頂上部に半導体装置素子を
グイマウントし、ワイヤーリングを林立している柱状頂
部に行った後凸状キャップをかぶせて周囲を封止する形
態となっている。このＴ０−５型のキャップはパッケー
ジ外形部をガイドにしてキャップとパッケージの位置合
せをして、溶接するため比較的キャップのセットが行い
やすい。
グイマウントし、ワイヤーリングを林立している柱状頂
部に行った後凸状キャップをかぶせて周囲を封止する形
態となっている。このＴ０−５型のキャップはパッケー
ジ外形部をガイドにしてキャップとパッケージの位置合
せをして、溶接するため比較的キャップのセットが行い
やすい。
しかしながらＶＬＳＩ化の進行によシパッケージの多ピ
ン化が進行し、Ｔｏ−５型では対応は不可能となってい
る。
ン化が進行し、Ｔｏ−５型では対応は不可能となってい
る。
これに対し、積層型セラミ、クパ、ケージや、一層型セ
ラミ、クパッケージを用いた半導体装置ではＶＬＳＩ化
が行いやすく数１０ピンから、数１００ピンまで対応が
可能である。しかしながらこれらのパッケージを用いた
半導体装置では、封止用パッケージの位置ずれ等による
、封止領域不足があり、気密が充分とれにくい欠点があ
った。
ラミ、クパッケージを用いた半導体装置ではＶＬＳＩ化
が行いやすく数１０ピンから、数１００ピンまで対応が
可能である。しかしながらこれらのパッケージを用いた
半導体装置では、封止用パッケージの位置ずれ等による
、封止領域不足があり、気密が充分とれにくい欠点があ
った。
本発明は、この欠点を除去し、高信頼のＶＬＳＩやＬＳ
Ｉ等の半導体装置を提供するものである。
Ｉ等の半導体装置を提供するものである。
本発明の特徴は、半導体装置素子をダイマウントボンデ
ィングするキャビティ周辺に突起部が形成されておｐｌ
この突起外側と外側周囲において封止が行われている半
導体装置にある。そして、突起上面においても、封止か
行われていることも好ましい。
ィングするキャビティ周辺に突起部が形成されておｐｌ
この突起外側と外側周囲において封止が行われている半
導体装置にある。そして、突起上面においても、封止か
行われていることも好ましい。
以下図面を用いて説明する。
第１図、第２図は、従来のセラミック型パッケージを用
いた半導体装置の断面図である。第１図。
いた半導体装置の断面図である。第１図。
第２図共に気密封止不良例である。第１図において、１
はセラミックパッケージ、２はセラミックキャップ、３
は半導体装置素子、４，５は金錫ろう材、又は低融点ガ
ラスを示している。このタイプは、一般に、パッケージ
にキャップを位置決め治具を用いて、概略セットしパッ
ケージ又はキヤ、プ自重又はおもりを負荷してろう材又
はガラスが溶融する温度まで上昇させ、数分〜数１００
ピンして、封止する。しかしながら封止作業上の問題か
ら位置決め治具はパッケージや、キャップより寸法的に
大きく設計しであるので、両者を位置決めしても、十分
なシーリングパスを持てない場合がある。特に、高密度
実装用パッケージを用いた場合や大屋半導体装置素子例
えばマイクロコンピュータＩＣや数千ゲートのゲートア
レイＩＣを実装する場合には、パッケージの半導体装置
素子を載置するキャビティ端部とパッケージ端部の距離
が小さいため、封止領域が０．５咽〜１■程度となるこ
とがある。従って第１図に示したように封止部６では十
分な封止が出来ていても封止部７では封止が出来ていな
い状態となっている。
はセラミックパッケージ、２はセラミックキャップ、３
は半導体装置素子、４，５は金錫ろう材、又は低融点ガ
ラスを示している。このタイプは、一般に、パッケージ
にキャップを位置決め治具を用いて、概略セットしパッ
ケージ又はキヤ、プ自重又はおもりを負荷してろう材又
はガラスが溶融する温度まで上昇させ、数分〜数１００
ピンして、封止する。しかしながら封止作業上の問題か
ら位置決め治具はパッケージや、キャップより寸法的に
大きく設計しであるので、両者を位置決めしても、十分
なシーリングパスを持てない場合がある。特に、高密度
実装用パッケージを用いた場合や大屋半導体装置素子例
えばマイクロコンピュータＩＣや数千ゲートのゲートア
レイＩＣを実装する場合には、パッケージの半導体装置
素子を載置するキャビティ端部とパッケージ端部の距離
が小さいため、封止領域が０．５咽〜１■程度となるこ
とがある。従って第１図に示したように封止部６では十
分な封止が出来ていても封止部７では封止が出来ていな
い状態となっている。
第２図において、８はセラミ、クパ、ケージ、９はＡｕ
−８ｎろう枠１１０付きのコバーキャップ、１１は半導
体装置素子、１２は封止用コバーリングで、パッケージ
８にろう付けされている。１３及び１４は封止部でちる
０ 本例はＡｕ−８ｎ共晶溶融法で、封止した半導体装置で
、キャップ９の位置ずれによシ封止部１３で気密不良が
発生したものである０第２図例はコバーキャップ１１に
あらかじめＡｕ−８ｎろう枠１０を付けたもので、シー
ムウェルド法あるいは溶融法でも使用できるが、いずれ
の場合もキャップとパッケージの位置出しを行りても、
必ずしも十分な位置出しが出来ないため、封止部１３の
ところは封止パスが短かい状態で封止されてしまってい
るため、十分な気密を必要とするＶＬＳＩ等の半導体装
置としては、信頼性の乏しいものである。
−８ｎろう枠１１０付きのコバーキャップ、１１は半導
体装置素子、１２は封止用コバーリングで、パッケージ
８にろう付けされている。１３及び１４は封止部でちる
０ 本例はＡｕ−８ｎ共晶溶融法で、封止した半導体装置で
、キャップ９の位置ずれによシ封止部１３で気密不良が
発生したものである０第２図例はコバーキャップ１１に
あらかじめＡｕ−８ｎろう枠１０を付けたもので、シー
ムウェルド法あるいは溶融法でも使用できるが、いずれ
の場合もキャップとパッケージの位置出しを行りても、
必ずしも十分な位置出しが出来ないため、封止部１３の
ところは封止パスが短かい状態で封止されてしまってい
るため、十分な気密を必要とするＶＬＳＩ等の半導体装
置としては、信頼性の乏しいものである。
第３図から第７図までは、本発明実施例図である０
第３図において、１５はアルミナセラミ、クパ、ケージ
、１６はアルミナセラミックキャップ、１７は封土用低
融点鉛ガラス、１８はアルミナセラミ、り枠又はコバー
ガラス等の高融点ガラス枠、場合によってはコバー合金
や４２合金のような、ガラスのぬれのよい枠でもよい。
、１６はアルミナセラミックキャップ、１７は封土用低
融点鉛ガラス、１８はアルミナセラミ、り枠又はコバー
ガラス等の高融点ガラス枠、場合によってはコバー合金
や４２合金のような、ガラスのぬれのよい枠でもよい。
１９は半導体装置素子である。本発明例は、アルミナセ
ラミックキャップ１６にあらかじめ低融点鉛ガラスをグ
レージングしておき、パッケージ１５のセラミック枠１
８に帽子をかぶせる様な形で、位置合せし、更には溶融
させた低融点鉛ガラス１７がセラミック枠１８の外側面
２０丈でなくその周囲領域２１をも封止するように設計
されている半導体装置であるため、封止パスが外側面２
０と周囲領域２１の和となり、従来例以上の距離を得ら
れる上に、キャップのずれが生じにくいので、そのずれ
分布も小さくなる。この為に、半導体装置としての気缶
封止に関する信頼度は格段の向上が得られた。
ラミックキャップ１６にあらかじめ低融点鉛ガラスをグ
レージングしておき、パッケージ１５のセラミック枠１
８に帽子をかぶせる様な形で、位置合せし、更には溶融
させた低融点鉛ガラス１７がセラミック枠１８の外側面
２０丈でなくその周囲領域２１をも封止するように設計
されている半導体装置であるため、封止パスが外側面２
０と周囲領域２１の和となり、従来例以上の距離を得ら
れる上に、キャップのずれが生じにくいので、そのずれ
分布も小さくなる。この為に、半導体装置としての気缶
封止に関する信頼度は格段の向上が得られた。
特に、本発明例の設計で重要な点は、低融点鉛ガラスが
溶融状態になった後に、キャップ１６と枠１８の間を毛
細管現象によって埋めるよう外寸法、例えば、０．２ｗ
ｎ以下の寸法とすることと、溶融封止状態になった後に
一般には、４３０℃から４８０℃の高温状態を、一定時
間維持した後に、キャビティ内の負圧を一定時間維持す
る点でおる。
溶融状態になった後に、キャップ１６と枠１８の間を毛
細管現象によって埋めるよう外寸法、例えば、０．２ｗ
ｎ以下の寸法とすることと、溶融封止状態になった後に
一般には、４３０℃から４８０℃の高温状態を、一定時
間維持した後に、キャビティ内の負圧を一定時間維持す
る点でおる。
もちろんこの際使用する、セラミツ、り枠１８は、ガラ
スのぬれを向上させる為に表面に、アルミニウムや、ガ
ラスコートがなされていれば更に容易に完全な封止が得
られるし、セラミック枠丈でなく、コバー枠や、４２合
金枠あるいはコバーガラスの様なものでも代用できるこ
とは明らかである。
スのぬれを向上させる為に表面に、アルミニウムや、ガ
ラスコートがなされていれば更に容易に完全な封止が得
られるし、セラミック枠丈でなく、コバー枠や、４２合
金枠あるいはコバーガラスの様なものでも代用できるこ
とは明らかである。
第４図実施例は、封止材を、鎖部鉛合金半田とし、あら
かじめキャップにクラッドし、キャップ周辺を約９０°
しぼり込んだ形状にした形態で封止した半導体装置を示
している。同図において、２５はアルミナセラミックパ
ッケージ、２６は鉄鍋鉛共晶半田２７を全面クラッドし
たニッケル板、２８は表面ニッケルメ、キ、金メ、キさ
れたコバー又は４２合金枠、２９は半導体装置素子、３
０は枠２８の外側面、３１は枠２８の下部及び周囲に設
けられた粋２８取付はメタライズろう付は部３２の周囲
部を示している。実施例図から明らがなように鉄鍋鉛ろ
う材２７はその融点約３００℃以上の温度に、維持する
とキャップ２６の周辺に集まシコバー枠２８とキャップ
２６０間に毛細管現象による３０，３１，３２，３３の
接着部を形成し、容易に半導体装置の気密封止が可能で
ある。
かじめキャップにクラッドし、キャップ周辺を約９０°
しぼり込んだ形状にした形態で封止した半導体装置を示
している。同図において、２５はアルミナセラミックパ
ッケージ、２６は鉄鍋鉛共晶半田２７を全面クラッドし
たニッケル板、２８は表面ニッケルメ、キ、金メ、キさ
れたコバー又は４２合金枠、２９は半導体装置素子、３
０は枠２８の外側面、３１は枠２８の下部及び周囲に設
けられた粋２８取付はメタライズろう付は部３２の周囲
部を示している。実施例図から明らがなように鉄鍋鉛ろ
う材２７はその融点約３００℃以上の温度に、維持する
とキャップ２６の周辺に集まシコバー枠２８とキャップ
２６０間に毛細管現象による３０，３１，３２，３３の
接着部を形成し、容易に半導体装置の気密封止が可能で
ある。
本例は更にはキャップ２６はただコバー枠２８にかぶせ
さえすれば、自己アライメントで一番封止パスの長い状
態に封止できる構造となっている。
さえすれば、自己アライメントで一番封止パスの長い状
態に封止できる構造となっている。
本例の応用できるろう材金属は鉄鍋錯交でなく、金錫や
鉄鍋や、錫鉛系のものでもよいことは明らかである。第
３図第４図例ではデュアルイン型の例で示したが、本発
明は他のフラット型やプラグイン型やピギーバック型、
チップキャリヤ型等、様々なタイプのセラミックＩ（３
に適用できるものである。
鉄鍋や、錫鉛系のものでもよいことは明らかである。第
３図第４図例ではデュアルイン型の例で示したが、本発
明は他のフラット型やプラグイン型やピギーバック型、
チップキャリヤ型等、様々なタイプのセラミックＩ（３
に適用できるものである。
第５図〜第７図にチップキャリヤ型の場合の実施例を示
す。第５図は、本発明実施例チップキャリヤ型半導体装
置の上面図、第６図は同断面図、第７図は同封止完了断
面図である。これらの図において、３５はアルミナセラ
ミックチップキャリヤパッケージ、３６は周辺フランジ
部を有するアルミコートコバーキャップで、あらかじめ
アルミコート凹面側に低融点鉛ガラス３７が吹きつけコ
ートされている。３８はキャップの位置決め突起で、半
導体装置ダイマウント、ボンディングキャピテイの周辺
に設けられている。この突起３８をパッケージ３５に取
ｐ付けは、メタライズ法でガラス接着剤塗布盛上げでも
形成できる。３９は半導体装置素子である。４０は突起
３８の外側面、４１は該突起の周囲である。本例の場合
は突起３８はバ、ケージ３５の上面で枠を形成していな
いので、封止パスが長くなることには寄与していないが
キャップ３６の封止部自己位置合せとしては、効果を有
しておｐ１又、キャップ取シー付は強度の向上にもなっ
ているので従来のパッケージよりは、封止領域ずれは小
さく、半導体装置の気密封止の信頼度は格段に向上して
いる。
す。第５図は、本発明実施例チップキャリヤ型半導体装
置の上面図、第６図は同断面図、第７図は同封止完了断
面図である。これらの図において、３５はアルミナセラ
ミックチップキャリヤパッケージ、３６は周辺フランジ
部を有するアルミコートコバーキャップで、あらかじめ
アルミコート凹面側に低融点鉛ガラス３７が吹きつけコ
ートされている。３８はキャップの位置決め突起で、半
導体装置ダイマウント、ボンディングキャピテイの周辺
に設けられている。この突起３８をパッケージ３５に取
ｐ付けは、メタライズ法でガラス接着剤塗布盛上げでも
形成できる。３９は半導体装置素子である。４０は突起
３８の外側面、４１は該突起の周囲である。本例の場合
は突起３８はバ、ケージ３５の上面で枠を形成していな
いので、封止パスが長くなることには寄与していないが
キャップ３６の封止部自己位置合せとしては、効果を有
しておｐ１又、キャップ取シー付は強度の向上にもなっ
ているので従来のパッケージよりは、封止領域ずれは小
さく、半導体装置の気密封止の信頼度は格段に向上して
いる。
本チップキャリヤでは、封止材をガラスとしたがキャビ
ティ周辺にメタライズ層あるいは、金属枠を設ければ、
金属系のろう材も使用できる。又強度丈保障すればよい
場合には、エポキシ樹脂の如き有機系の接着剤を使用す
ることも可能であることは明らかである。
ティ周辺にメタライズ層あるいは、金属枠を設ければ、
金属系のろう材も使用できる。又強度丈保障すればよい
場合には、エポキシ樹脂の如き有機系の接着剤を使用す
ることも可能であることは明らかである。
第１図、第２図は各々従来の半導体装置の断面図である
。第３図、第４図、第６図、第７図は各々本発明実施例
の断面図である。第５図は本発明実施例上面図である。 なお図において、１，８，１５，２５．３５・・・・・
・セラミ、クパ、ケージ、２，９，１６．２Ｇ。 ３６・・・・・・キャップ％ ３，１１，１９，２９．
３９・・・・・・半導体装置素子、４，５，１０．１７
，２７゜３７・・・・・・封止材、１２・・・・・・封
止枠、１８，２８゜３８・・・・・・位置出し封止突起
、である。 第４図
。第３図、第４図、第６図、第７図は各々本発明実施例
の断面図である。第５図は本発明実施例上面図である。 なお図において、１，８，１５，２５．３５・・・・・
・セラミ、クパ、ケージ、２，９，１６．２Ｇ。 ３６・・・・・・キャップ％ ３，１１，１９，２９．
３９・・・・・・半導体装置素子、４，５，１０．１７
，２７゜３７・・・・・・封止材、１２・・・・・・封
止枠、１８，２８゜３８・・・・・・位置出し封止突起
、である。 第４図
Claims (2)
- （１）半導体素子をマウントする基板のキャピテイ周辺
に突起部が形成されておシ、該突起部の外側と該外側周
囲において封止が行われていることを特徴とする半導体
装置。 - （２）突起上面においても封止が行われていることを特
徴とする特許請求の範囲第（１）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58141670A JPS6032341A (ja) | 1983-08-02 | 1983-08-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58141670A JPS6032341A (ja) | 1983-08-02 | 1983-08-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6032341A true JPS6032341A (ja) | 1985-02-19 |
| JPH041500B2 JPH041500B2 (ja) | 1992-01-13 |
Family
ID=15297456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58141670A Granted JPS6032341A (ja) | 1983-08-02 | 1983-08-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032341A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011187697A (ja) * | 2010-03-09 | 2011-09-22 | Fuji Electric Co Ltd | 半導体パッケージの組立方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240069A (en) * | 1975-09-26 | 1977-03-28 | Hitachi Ltd | Insulator vessel sealed type semiconductor device and process for prod uction of same |
| JPS5547772U (ja) * | 1978-09-26 | 1980-03-28 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106657A (en) * | 1976-03-02 | 1977-09-07 | Tektronix Inc | Signal controller |
-
1983
- 1983-08-02 JP JP58141670A patent/JPS6032341A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240069A (en) * | 1975-09-26 | 1977-03-28 | Hitachi Ltd | Insulator vessel sealed type semiconductor device and process for prod uction of same |
| JPS5547772U (ja) * | 1978-09-26 | 1980-03-28 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011187697A (ja) * | 2010-03-09 | 2011-09-22 | Fuji Electric Co Ltd | 半導体パッケージの組立方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH041500B2 (ja) | 1992-01-13 |
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