JPS603198B2 - 並列同期型タイミング発生装置 - Google Patents
並列同期型タイミング発生装置Info
- Publication number
- JPS603198B2 JPS603198B2 JP51099653A JP9965376A JPS603198B2 JP S603198 B2 JPS603198 B2 JP S603198B2 JP 51099653 A JP51099653 A JP 51099653A JP 9965376 A JP9965376 A JP 9965376A JP S603198 B2 JPS603198 B2 JP S603198B2
- Authority
- JP
- Japan
- Prior art keywords
- crt
- timing generator
- timing
- signal
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
本発明はタイミング発生菱直に係り、特に複数のタイミ
ング発生装置が完全に同期して動作する並列同期型タイ
ミング発生装置に関する。
ング発生装置が完全に同期して動作する並列同期型タイ
ミング発生装置に関する。
文字や図形を可視像として陰極線管(以下CRTと略す
)に表示するCRTディスプレイは計算器の出力装置と
して広く利用されている。
)に表示するCRTディスプレイは計算器の出力装置と
して広く利用されている。
CRTディスプレイは通常1台のCRTに1個のCRT
コントローラを含むものとなっているが、夫々異なる性
質のビデオ信号を発生する複数のCRTコントローラの
ビデオ信号を合成して1台のCRT上に合成画像を表示
させる要求がある。さらにまた、例えば1表示文字あた
り8ビットのりフレッシュメモリを標準的なディスプレ
イコントローラとして作っておき、これより長いビット
長を必要とするディスプレイでは2台以上のCRTコン
トローラを並列運転して例えば1表示文字あたり16ビ
ットのIJフレッシュメモリ出力を得るようにするとす
べてのCRTディスプレイを1種類の標準CRTコント
ローラで作る事ができ、特にCRTコントローラを標準
LSI化する場合に有効である。以上にように複数のC
RTコントローラを並列運転する場合、CRTコントロ
ーラで使われているすべてのタイミング信号を複数のコ
ントローフに亘つて完全に同期させることが前提条件と
なる。
コントローラを含むものとなっているが、夫々異なる性
質のビデオ信号を発生する複数のCRTコントローラの
ビデオ信号を合成して1台のCRT上に合成画像を表示
させる要求がある。さらにまた、例えば1表示文字あた
り8ビットのりフレッシュメモリを標準的なディスプレ
イコントローラとして作っておき、これより長いビット
長を必要とするディスプレイでは2台以上のCRTコン
トローラを並列運転して例えば1表示文字あたり16ビ
ットのIJフレッシュメモリ出力を得るようにするとす
べてのCRTディスプレイを1種類の標準CRTコント
ローラで作る事ができ、特にCRTコントローラを標準
LSI化する場合に有効である。以上にように複数のC
RTコントローラを並列運転する場合、CRTコントロ
ーラで使われているすべてのタイミング信号を複数のコ
ントローフに亘つて完全に同期させることが前提条件と
なる。
本発明の目的は上述のような要求を達成するため、複数
のタイミング発生装涜間で互に同期運転可能な並列同期
型タイミング発生装置を提供する事にある。
のタイミング発生装涜間で互に同期運転可能な並列同期
型タイミング発生装置を提供する事にある。
本発明の特徴は複数のタイミング発生装置にそれぞれ、
マスターモードあるいはスレーブモードのどちらで動作
させるかを決めるマスター1スレーブ制御信号(M/S
信号と略す)と、マスタ−モードの時はマスタ側から同
期運転に必要なすべての同期信号を残りのスレーブモー
ドのタイミング発生装置に供給し、スレーブモードの時
は他のマスターモードのタイミング発生袋贋から同期信
号を受信する制御回路とを個々のタイミング発生装置に
内蔵し、これにより個々のタイミング発生装置がマスタ
ーにもスレーブにもなり得、かくして複数のタイミング
発生装置のひとつをマスターとし、残りをスレーブとし
て完全同期運転を行えるようにした事である。
マスターモードあるいはスレーブモードのどちらで動作
させるかを決めるマスター1スレーブ制御信号(M/S
信号と略す)と、マスタ−モードの時はマスタ側から同
期運転に必要なすべての同期信号を残りのスレーブモー
ドのタイミング発生装置に供給し、スレーブモードの時
は他のマスターモードのタイミング発生袋贋から同期信
号を受信する制御回路とを個々のタイミング発生装置に
内蔵し、これにより個々のタイミング発生装置がマスタ
ーにもスレーブにもなり得、かくして複数のタイミング
発生装置のひとつをマスターとし、残りをスレーブとし
て完全同期運転を行えるようにした事である。
本発明の詳細は以下の説明および図面で明らかになろう
。
。
第1図Aは2組のn進カウンタを同期運転する場合の一
般的な方法を示し、第1図B‘こn進カゥンタの動作タ
イムチャートを示す。図において、10,2川まクロッ
ク発振器、11,21はn進カウンタ、12,22はn
一1をデコ−ドする回路、23,24はスイッチである
。n進カウン夕1 1はn−1デコーダ12の出力がM
旧端子(マスターリセット)に接続されており、第1図
Bのタイムチャートに示すようにn−1デコーダの出力
が1になったとき次のCLOCK信号に立上りでリセッ
トされ、かくしてn進のカウント動作が行われる。カウ
ンタ11,21を完全に同期したn進カゥンタとして動
かすには個々のカウンタのクロック信号が同位相で、且
つn一1デコーダの出力が同位相でなければならない。
これにはスイッチ23と24を夫々b側に切換え、カゥ
ン夕21のクロック信号をクロック発振器10からとり
、MR端子へのn−1デコード信号をデコード回路12
からとればよい。第2図はラス夕走査型CRTディスプ
レイのタイミング発生装置を示す。
般的な方法を示し、第1図B‘こn進カゥンタの動作タ
イムチャートを示す。図において、10,2川まクロッ
ク発振器、11,21はn進カウンタ、12,22はn
一1をデコ−ドする回路、23,24はスイッチである
。n進カウン夕1 1はn−1デコーダ12の出力がM
旧端子(マスターリセット)に接続されており、第1図
Bのタイムチャートに示すようにn−1デコーダの出力
が1になったとき次のCLOCK信号に立上りでリセッ
トされ、かくしてn進のカウント動作が行われる。カウ
ンタ11,21を完全に同期したn進カゥンタとして動
かすには個々のカウンタのクロック信号が同位相で、且
つn一1デコーダの出力が同位相でなければならない。
これにはスイッチ23と24を夫々b側に切換え、カゥ
ン夕21のクロック信号をクロック発振器10からとり
、MR端子へのn−1デコード信号をデコード回路12
からとればよい。第2図はラス夕走査型CRTディスプ
レイのタイミング発生装置を示す。
25はクロック発振器、3川ま1文字のョコドット数K
を決めるK進のドットカウンタ、35はK−1デコーダ
である。
を決めるK進のドットカウンタ、35はK−1デコーダ
である。
40は1走査線あたりの文字スロット数Lを決めるL進
のキャラクタカウンタ、45はL−1デコーダである。
のキャラクタカウンタ、45はL−1デコーダである。
5川ま1文字のタテドット数Mを決めるM進のラスタカ
ウンタ、55はM−1デコーダである。60は1フレー
ム当りの行数Nを決めるN進のラインカウンタ、65は
N−1デコーダ回路である。
ウンタ、55はM−1デコーダである。60は1フレー
ム当りの行数Nを決めるN進のラインカウンタ、65は
N−1デコーダ回路である。
このように4種のカウンタからなるタイミング発生装置
を複数合同期並列運転するには個々のタイミング発生装
置でクロック信号CKを共通にし、さらにK−1デコー
ダ35の出力DS,L−1デコーダ45の出力CS,M
−1デコ−ダ55の出力RS.N−1デコーダの出力L
Sを各タイミング発生装置間の同期信号として利用する
事により達成される。
を複数合同期並列運転するには個々のタイミング発生装
置でクロック信号CKを共通にし、さらにK−1デコー
ダ35の出力DS,L−1デコーダ45の出力CS,M
−1デコ−ダ55の出力RS.N−1デコーダの出力L
Sを各タイミング発生装置間の同期信号として利用する
事により達成される。
第3図は本発明の一実施例を示すもので、第2図のタイ
ミング発生装置を4合同期並列運転する場合の同期信号
の相互結線図を示す。
ミング発生装置を4合同期並列運転する場合の同期信号
の相互結線図を示す。
図において、クロック信号CK、ドットカウンタ同期信
号DS、キャラクタカウンタ同期信号CS、ラスタカウ
ンタ同期信号RS、ラインカウンタ同期信号瓜が、4ケ
のタイミング発生装置70,75,80,85間で相互
に双方向バス71に接続され、これらの同期信号線は個
々のタイミング発生装置から見た場合、自分がマスタの
時は他のタイミング発生装置への出力同期信号となり、
スレープの時はマスタからの入力同期信号となる。すな
わち、複数のタイミング発生装置間は双方向バスで結合
されている。マスターとスレーブの切換えはM/S制御
信号による。
号DS、キャラクタカウンタ同期信号CS、ラスタカウ
ンタ同期信号RS、ラインカウンタ同期信号瓜が、4ケ
のタイミング発生装置70,75,80,85間で相互
に双方向バス71に接続され、これらの同期信号線は個
々のタイミング発生装置から見た場合、自分がマスタの
時は他のタイミング発生装置への出力同期信号となり、
スレープの時はマスタからの入力同期信号となる。すな
わち、複数のタイミング発生装置間は双方向バスで結合
されている。マスターとスレーブの切換えはM/S制御
信号による。
MS制御信号を“0”レベルにするとそのタイミング発
生装置はマスターとして動作し、“1”レベルとすると
スレーブとして動作する。すなわち、各タイミング発生
装置はM/S信号を切換えるだけでマスターにもスレー
ブにもなり得るように構成される。第3図の実施例では
タイミング発生装置70がマスターとなるようにM/S
端子がグラウンドに接がれ、75,80,85がスレー
ブとなるように夫々のM/S端子はVccに接がれてい
る。第4図は本発明のさらに詳細な実施例を示す。
生装置はマスターとして動作し、“1”レベルとすると
スレーブとして動作する。すなわち、各タイミング発生
装置はM/S信号を切換えるだけでマスターにもスレー
ブにもなり得るように構成される。第3図の実施例では
タイミング発生装置70がマスターとなるようにM/S
端子がグラウンドに接がれ、75,80,85がスレー
ブとなるように夫々のM/S端子はVccに接がれてい
る。第4図は本発明のさらに詳細な実施例を示す。
本実施例ではタイミング発生装置90がマスタ、95が
スレーブとなって同期運転が行われる。図において10
0,200はクロツク発振器、110,120,130
,140,150,160と210,220,230,
240,250,260はトライステートゲートで制御
入力Eが“0”レベルのとき出力は切離され(オープン
になる)、“1”レベルのときのィンバータとして動作
する。170,270‘ま夫々n進のカウンタ、180
,280は夫々n−1デコーダ、190,29川まイン
バータである。
スレーブとなって同期運転が行われる。図において10
0,200はクロツク発振器、110,120,130
,140,150,160と210,220,230,
240,250,260はトライステートゲートで制御
入力Eが“0”レベルのとき出力は切離され(オープン
になる)、“1”レベルのときのィンバータとして動作
する。170,270‘ま夫々n進のカウンタ、180
,280は夫々n−1デコーダ、190,29川まイン
バータである。
いま、タイミング発生器90のM/S信号は“0”レベ
ルであるから、トライステートゲート130,160の
出力は切離され、トライステートゲート110,120
,140,150はインバータとして動作する。
ルであるから、トライステートゲート130,160の
出力は切離され、トライステートゲート110,120
,140,150はインバータとして動作する。
したがって、カウンタ170のクロック入力CK‘こは
クロツク発振器100の出力がトライステートゲート1
10を経て供給され、さらにカゥンタ170のMR端子
にはデコーダ180の出力がトライステートゲート14
0を経て供給される。この時、トライステートゲート1
20を通してクロック発振器100の出力が、また、1
50を通してデコーダ180の出力がスレーブモードの
タイミング発生装置95に供給される。一方、タイミン
グ発生装置95のM/S信号は“1”レベルのため、ト
ライステートゲート210,220,240,250の
出力は切離される。
クロツク発振器100の出力がトライステートゲート1
10を経て供給され、さらにカゥンタ170のMR端子
にはデコーダ180の出力がトライステートゲート14
0を経て供給される。この時、トライステートゲート1
20を通してクロック発振器100の出力が、また、1
50を通してデコーダ180の出力がスレーブモードの
タイミング発生装置95に供給される。一方、タイミン
グ発生装置95のM/S信号は“1”レベルのため、ト
ライステートゲート210,220,240,250の
出力は切離される。
したがって、カウンタ270のクロツク入力にはトライ
ステートゲート230を通してクロック発振器100の
出力が供給され、MR端子にはトライステートゲート2
60を通してデコーダ180の出力が供給される。かく
してタイミング発生装置90,95の同期運転が達成さ
れる。以上の説明で明らかなように本発明によると複数
のタイミング発生装置を確実に同期運転できるばかりで
なく、各タイミング発生装置がマスタにもスレーブにも
なり得るため、マス夕用、スレーブ用の別個のタイミン
グ発生装置を作る必要がないという効果がある。なお、
同期制御信号の伝送路を双方向バスにすれば、マスタ−
、スレーブ間の相互配線数を大幅に低減できる。第5図
は本発明をCRTディスプレイに応用した例を示す。
ステートゲート230を通してクロック発振器100の
出力が供給され、MR端子にはトライステートゲート2
60を通してデコーダ180の出力が供給される。かく
してタイミング発生装置90,95の同期運転が達成さ
れる。以上の説明で明らかなように本発明によると複数
のタイミング発生装置を確実に同期運転できるばかりで
なく、各タイミング発生装置がマスタにもスレーブにも
なり得るため、マス夕用、スレーブ用の別個のタイミン
グ発生装置を作る必要がないという効果がある。なお、
同期制御信号の伝送路を双方向バスにすれば、マスタ−
、スレーブ間の相互配線数を大幅に低減できる。第5図
は本発明をCRTディスプレイに応用した例を示す。
この例では3台のCRTコントローラ300,400,
500を同期並列運転することにより各々のディスプレ
イコントローラが発生する独立なビデオ信号を合成して
1台のCRT上に表示することができる。図において3
10,410,510は各ディスプレイコントローラの
タイミング発生装置、320,420,520はリフレ
ツシュメモリであり、夫々1画面分の表示データが文字
コードの形で記憶されている。
500を同期並列運転することにより各々のディスプレ
イコントローラが発生する独立なビデオ信号を合成して
1台のCRT上に表示することができる。図において3
10,410,510は各ディスプレイコントローラの
タイミング発生装置、320,420,520はリフレ
ツシュメモリであり、夫々1画面分の表示データが文字
コードの形で記憶されている。
330,430,530は文字コードをドットパターン
に変換する文字発生器、340,440,540は文字
発生器の出力をシリァルなビデオ信号に変換する並−直
列変換器である。
に変換する文字発生器、340,440,540は文字
発生器の出力をシリァルなビデオ信号に変換する並−直
列変換器である。
600は3台のCRTコントローラからのどデオ信号を
合成するオア回略、700‘まCRT表示器である。
合成するオア回略、700‘まCRT表示器である。
各タイミング発生器310,410,510からはリフ
レツシユメモリに対する表示アドレス信号325,42
5,525と文字発生器に対するラスタアドレス信号3
35,435,535と並直列変換器に対する駆動信号
345,445,545とその他のタイミング信号を発
生する。3台のCRTコントローラ300,400,5
00のビデオ出力を合成して一合のCRT上に表示する
には前記のタイミング発生装置から出力される各種信号
がすべて同期したタイミングで発生されなければならな
い。
レツシユメモリに対する表示アドレス信号325,42
5,525と文字発生器に対するラスタアドレス信号3
35,435,535と並直列変換器に対する駆動信号
345,445,545とその他のタイミング信号を発
生する。3台のCRTコントローラ300,400,5
00のビデオ出力を合成して一合のCRT上に表示する
には前記のタイミング発生装置から出力される各種信号
がすべて同期したタイミングで発生されなければならな
い。
すなわち、3台のタイミング発生装置310,410,
1510は完全に同期運転されねばならない。第5図に
おいてはCRTコント。−ラ300がマスタ、400,
500がスレープとして動作するようにM/S信号が与
えられている。そしてクロック信号CK、ドットカウン
タ同期信号DS、キヤラクタカウンタ同期信号CS、ラ
スタカウンタ同期信号RS、ライインカウンタ同期信号
LSが3台のCRTコントローラ300,400,50
0間で相互に双方向バスで結合されている。これにより
クロツク信号を始めとする同期信号はCRTコントロー
ラ300から400および500に供給され、CRTコ
ントローラ400および500はスレーブモードでマス
タコントローラ300のタイミング×に完全に同期して
動作する。したがってリフレツシュメモリに対する表示
アドレス信号325,425,525、文字発生器に対
するラスタアドレス信号335,435,535、並直
列変換器の駆動信号345,445,545もすべて同
期した信号となり、これにより3台のCRTコントロー
ラのビデオ信号も完全に同期したものとなり、これらを
オア回路600で合成することによりCRT表示器70
川こ1つの合成画像として表示することができる。第6
図はマイクロプロセッサ制御に通したCRTコントロー
ラの1例を示している。
1510は完全に同期運転されねばならない。第5図に
おいてはCRTコント。−ラ300がマスタ、400,
500がスレープとして動作するようにM/S信号が与
えられている。そしてクロック信号CK、ドットカウン
タ同期信号DS、キヤラクタカウンタ同期信号CS、ラ
スタカウンタ同期信号RS、ライインカウンタ同期信号
LSが3台のCRTコントローラ300,400,50
0間で相互に双方向バスで結合されている。これにより
クロツク信号を始めとする同期信号はCRTコントロー
ラ300から400および500に供給され、CRTコ
ントローラ400および500はスレーブモードでマス
タコントローラ300のタイミング×に完全に同期して
動作する。したがってリフレツシュメモリに対する表示
アドレス信号325,425,525、文字発生器に対
するラスタアドレス信号335,435,535、並直
列変換器の駆動信号345,445,545もすべて同
期した信号となり、これにより3台のCRTコントロー
ラのビデオ信号も完全に同期したものとなり、これらを
オア回路600で合成することによりCRT表示器70
川こ1つの合成画像として表示することができる。第6
図はマイクロプロセッサ制御に通したCRTコントロー
ラの1例を示している。
図において1000はマイクロプロセッサ、1100は
DMA(Direct Memoひ Access)コ
ント口−ラ、1200はマイクロプロセッサのプログラ
ムメモリおよびデータメモリでROMとRAMからなつ
ている。130川まCRTコントローラで内部にタイミ
ング発生装置1310,1行分の表示データを記憶する
行バッファメモリ1320、その他の制御回路を内蔵し
ている。
DMA(Direct Memoひ Access)コ
ント口−ラ、1200はマイクロプロセッサのプログラ
ムメモリおよびデータメモリでROMとRAMからなつ
ている。130川まCRTコントローラで内部にタイミ
ング発生装置1310,1行分の表示データを記憶する
行バッファメモリ1320、その他の制御回路を内蔵し
ている。
1400は文字発生器、150川ま並直列変換器、16
00はCRT表示器である。CRTコントローラ130
0と第6図のCRTコントローラ300,400,50
0との相異は後者のCRTコントローラが1画面分の表
示データをリフレッシュメモリに記憶しているのに対し
、前者はCRTコントローラには1行分のバッファメモ
リだけを有し、1画面分の表示データはメモリ120.
川こ記憶されていることである。マイクロプロセッサ1
000,DMAコントローラ 1 1 0 0、メモリ
1 2 00はそれぞれアドレスバスABとデータバス
DBを介して接続されている。また、CRTコントロー
ラ1300はデータバスDBに接続されている。CRT
コントローラ13001こは1行分の表示バッファがあ
り、こ)に表示データを取込むためにDMAコントロー
ラ1 100に対してDMA転送要求信号DREQを1
行タイミング毎に発する。DMAコントローラ1100
‘まDREQを受けるとマイクロプロセッサ1000に
対してホールド要求信号HOLDRを出す。マイクロプ
ロセッサ100川まHOLDRを受けると自分自身をア
ドレスバスABとデータバスDBから切離した後、ホー
ルド認知信号HOLDAを返送する。
00はCRT表示器である。CRTコントローラ130
0と第6図のCRTコントローラ300,400,50
0との相異は後者のCRTコントローラが1画面分の表
示データをリフレッシュメモリに記憶しているのに対し
、前者はCRTコントローラには1行分のバッファメモ
リだけを有し、1画面分の表示データはメモリ120.
川こ記憶されていることである。マイクロプロセッサ1
000,DMAコントローラ 1 1 0 0、メモリ
1 2 00はそれぞれアドレスバスABとデータバス
DBを介して接続されている。また、CRTコントロー
ラ1300はデータバスDBに接続されている。CRT
コントローラ13001こは1行分の表示バッファがあ
り、こ)に表示データを取込むためにDMAコントロー
ラ1 100に対してDMA転送要求信号DREQを1
行タイミング毎に発する。DMAコントローラ1100
‘まDREQを受けるとマイクロプロセッサ1000に
対してホールド要求信号HOLDRを出す。マイクロプ
ロセッサ100川まHOLDRを受けると自分自身をア
ドレスバスABとデータバスDBから切離した後、ホー
ルド認知信号HOLDAを返送する。
DMAコントローラ1 1 00はこれによりDMA転
送許可状態となり、アドレスバスABを通してメモリ1
2001こデータアドレスを送出し、同時にメモリRE
AD信号MEMRを送出する。MEMR信号はィンバー
タ1700で反転されて行バッファ1320に対するW
RITE信号BMWとなり、MEMR信号によりデータ
バス上に読出されたメモリのデータを行バッファ132
0に書込む。同様な動作で行バッファ1320が一杯に
なるまでDMA転送が行われる。転送が終了すると行バ
ッファ1320はタイミング発生装置1310により順
次読出されて、その出力が文字発生器140川こ供給さ
れ、並直列変換器1500を経てCRT表示器1600
に表示される。行バッファ1320のビット長はモ/ク
ローム表示のディスプレイでは文字コードを表現できる
だけの8ビットで十分である。しかし、さらに力ラ−制
御ビットやブリンク制御ビット、インバース制御ビット
を付加するシステムでは一般に8ビット以上の任意のビ
ット長が要求される。この場合、ディスプレイコントロ
−ラ1300はビット長の異なるシステム毎に別個のも
のを作る必要があり、極めて不経済である。第7図はこ
のような従来の欠点を除去するために本発明を応用した
例である。
送許可状態となり、アドレスバスABを通してメモリ1
2001こデータアドレスを送出し、同時にメモリRE
AD信号MEMRを送出する。MEMR信号はィンバー
タ1700で反転されて行バッファ1320に対するW
RITE信号BMWとなり、MEMR信号によりデータ
バス上に読出されたメモリのデータを行バッファ132
0に書込む。同様な動作で行バッファ1320が一杯に
なるまでDMA転送が行われる。転送が終了すると行バ
ッファ1320はタイミング発生装置1310により順
次読出されて、その出力が文字発生器140川こ供給さ
れ、並直列変換器1500を経てCRT表示器1600
に表示される。行バッファ1320のビット長はモ/ク
ローム表示のディスプレイでは文字コードを表現できる
だけの8ビットで十分である。しかし、さらに力ラ−制
御ビットやブリンク制御ビット、インバース制御ビット
を付加するシステムでは一般に8ビット以上の任意のビ
ット長が要求される。この場合、ディスプレイコントロ
−ラ1300はビット長の異なるシステム毎に別個のも
のを作る必要があり、極めて不経済である。第7図はこ
のような従来の欠点を除去するために本発明を応用した
例である。
この応用例では行バッファメモリのビット長を8ビット
として標準のCRTコントローラを作り、8ビット以上
必要な場合は2台以上のCRTコントローラを同期運転
することにより必要なビット長が得られる。図において
2台のCRTコントローラ1300,2300は同一仕
様で作られている、これらをM/S制御信号と同期制御
信号2000‘こより同期並列運転して夫々の行バッフ
ァの出力の位相を合わせて文字発生器1400に供鎌台
する。これにより8ビット以上の任意ビット長のCRT
ディスプレイに対しても標準のCRTコントローラで容
易に実現する事ができる。
として標準のCRTコントローラを作り、8ビット以上
必要な場合は2台以上のCRTコントローラを同期運転
することにより必要なビット長が得られる。図において
2台のCRTコントローラ1300,2300は同一仕
様で作られている、これらをM/S制御信号と同期制御
信号2000‘こより同期並列運転して夫々の行バッフ
ァの出力の位相を合わせて文字発生器1400に供鎌台
する。これにより8ビット以上の任意ビット長のCRT
ディスプレイに対しても標準のCRTコントローラで容
易に実現する事ができる。
したがって、CRTコントローラのタイミング発生装置
をプoグラマプルとし、8ビット長の行バッファを有す
るCRTコントローラを標準とし、同期制御回路を内蔵
してLSI化しておけば、1種類のLSIでどのような
CRTディスプレイにも適用できるという大きな効果が
ある。
をプoグラマプルとし、8ビット長の行バッファを有す
るCRTコントローラを標準とし、同期制御回路を内蔵
してLSI化しておけば、1種類のLSIでどのような
CRTディスプレイにも適用できるという大きな効果が
ある。
第1図Aはn進カウンタの同期運転の原理図、第1図B
はn進カウンタの動作タイムチャート、第2図はラスタ
走査型CRTディスプレイのタイミング発生装置、第3
図本発明の一実施例を示す図、第4図は本発明の詳細な
実施例を示す図、第5図は本発明の1つの応用例を示す
図、第6図はCRTディスプレイシステムの1例、第7
図は本発明の他の応用例を示す図。 符号の説明、70,75,80,85}タイミング発生
装置、71,91,92・・・・・・双方向バス、10
0,200・・.・・・クロック発振器、110〜16
0・….・トライステートゲート、210〜260……
トライステートケーート、1 70,27 0“””力
ウンタ、180,280”””デコーダ、190,29
0””“インバータ、300,400,500}CRT
コント。 ーラ、310,410,510}タイミング発生袋贋、
320,420,……リフレツシユメモリ、520……
リフレツシユメモリ、330,430,530}文字発
生器、 340,440,540}並直列変換器、600・・・
・・・オア回路、700…・・・CRT表示器。 繁’図第2図 第3図 済々図 第5図 第6図 第7図
はn進カウンタの動作タイムチャート、第2図はラスタ
走査型CRTディスプレイのタイミング発生装置、第3
図本発明の一実施例を示す図、第4図は本発明の詳細な
実施例を示す図、第5図は本発明の1つの応用例を示す
図、第6図はCRTディスプレイシステムの1例、第7
図は本発明の他の応用例を示す図。 符号の説明、70,75,80,85}タイミング発生
装置、71,91,92・・・・・・双方向バス、10
0,200・・.・・・クロック発振器、110〜16
0・….・トライステートゲート、210〜260……
トライステートケーート、1 70,27 0“””力
ウンタ、180,280”””デコーダ、190,29
0””“インバータ、300,400,500}CRT
コント。 ーラ、310,410,510}タイミング発生袋贋、
320,420,……リフレツシユメモリ、520……
リフレツシユメモリ、330,430,530}文字発
生器、 340,440,540}並直列変換器、600・・・
・・・オア回路、700…・・・CRT表示器。 繁’図第2図 第3図 済々図 第5図 第6図 第7図
Claims (1)
- 1 クロツク発振器と接続され、前段のカウンタがリセ
ツトするたびに歩進するようにされた複数のカウンタを
備え、該カウンタのカウント値が所定値になつたとき同
期信号を出力するタイミング発生装置が複数個同期して
使用される並列同期型タイミング発生装置において、各
カウンタはマスターモードかスレーブモードかによつて
制御される条件が変わるものとし、マスターモードでは
自らの計数が所定値になつたとき同期信号を出力すると
ともに他のタイミング発生装置に同期信号を出力し、ス
レーブモードの場合にはマスターモードであるタイミン
グ発生装置からの同期信号によりスレーブ側の同期信号
を出力するようにしたことを特徴とする並列同期型タイ
ミング発生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51099653A JPS603198B2 (ja) | 1976-08-23 | 1976-08-23 | 並列同期型タイミング発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51099653A JPS603198B2 (ja) | 1976-08-23 | 1976-08-23 | 並列同期型タイミング発生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5325318A JPS5325318A (en) | 1978-03-09 |
JPS603198B2 true JPS603198B2 (ja) | 1985-01-26 |
Family
ID=14253004
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51099653A Expired JPS603198B2 (ja) | 1976-08-23 | 1976-08-23 | 並列同期型タイミング発生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS603198B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4495594A (en) * | 1981-07-01 | 1985-01-22 | International Business Machines Corporation | Synchronization of CRT controller chips |
JPS5898781A (ja) * | 1981-12-08 | 1983-06-11 | 松下電器産業株式会社 | 陰極線管制御装置 |
JP3666318B2 (ja) | 1999-09-27 | 2005-06-29 | セイコーエプソン株式会社 | 電気光学装置及びそれを用いた電子機器並びに表示駆動ic |
-
1976
- 1976-08-23 JP JP51099653A patent/JPS603198B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5325318A (en) | 1978-03-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2134447C1 (ru) | Устройство пересылки данных и видеоигровое устройство, в котором оно используется | |
JPS59186A (ja) | ラスタ走査型ビデオ表示器用色信号発生器 | |
JPS602669B2 (ja) | 画面表示装置 | |
JPS5958538A (ja) | 文字図形表示装置 | |
JPS603198B2 (ja) | 並列同期型タイミング発生装置 | |
JP3375764B2 (ja) | 字体生成装置 | |
US4127851A (en) | Device for displaying characters | |
KR900006942B1 (ko) | 데이타 디스플레이 시스템용 데이타 신호 제공 장치 | |
JPS6333712B2 (ja) | ||
KR890001058B1 (ko) | 영상 표시 제어장치 | |
JP2000115147A (ja) | 非同期吸収回路 | |
JP2824518B2 (ja) | パラレル/シリアル変換回路 | |
JP2903565B2 (ja) | 文字表示装置 | |
KR910006338Y1 (ko) | 문자발생기에 의한 확대문자표시회로 | |
JPH04330490A (ja) | 画像表示装置 | |
KR920008274B1 (ko) | 그래픽 시스템의 16/256 컬러 스위칭 장치 | |
JPH087547B2 (ja) | 表示メモリアドレス装置 | |
JPH01123279A (ja) | 画像修飾回路 | |
JPS5828585B2 (ja) | 表示装置の文字拡大回路 | |
JPS604978A (ja) | 表示制御装置 | |
JPS5927911B2 (ja) | デイスプレイ装置の制御方式 | |
JPS60230691A (ja) | Crtデイスプレイ装置 | |
JPH05313643A (ja) | 文字表示装置における文字属性合成装置 | |
JPH0272393A (ja) | 表示装置 | |
JPS6148717B2 (ja) |