JPS6031646A - Data processor - Google Patents
Data processorInfo
- Publication number
- JPS6031646A JPS6031646A JP14142383A JP14142383A JPS6031646A JP S6031646 A JPS6031646 A JP S6031646A JP 14142383 A JP14142383 A JP 14142383A JP 14142383 A JP14142383 A JP 14142383A JP S6031646 A JPS6031646 A JP S6031646A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- request signal
- signal
- register
- request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、データ処理装置における命令、ならびにオペ
ランドデータの読出し方式に関すＡｏ（従来技術）
従来から、命令やデータなどの読出しにおいては共通の
信号線を通して要求信号を送出し、この要求信号に応答
して命令やデータなどを読出していた。従って、両者が
非同期に発生するような構成を有する装置においては、
両者が同一時刻忙発生したとき、いずれが一方を強制的
に選択しなければならなかった。この場合、選択は単に
データ要求、もしくは命令要求を優先すると云うように
固定された方式が採用されていた。このような方式では
、命令の実行において命令を優先的に必要とする場合と
、データを優先的に必要とする場合とがあり、片方のみ
に優先度が定まっていると、逆の優先度を必要とする場
合に、実行が待たされると云う欠点があった。Detailed Description of the Invention (Industrial Application Field) The present invention relates to a method for reading instructions and operand data in a data processing device (prior art). A request signal was sent through a signal line, and commands, data, etc. were read out in response to this request signal. Therefore, in a device configured such that both occur asynchronously,
When both parties were busy at the same time, one of them had to forcefully choose the other. In this case, a fixed selection method was adopted in which priority was simply given to data requests or command requests. In such a system, when executing an instruction, there are cases where instructions are required with priority and cases where data is required with priority, and if priority is set for only one side, the opposite priority is set. The drawback is that execution is delayed when needed.
（発明の目的）
本発明の目的は、命令読出し要求信号、あるいはデータ
読出し要求信号の選択条件を保持するだめの命令レジス
タを備えて構成するととにより上記欠点を除去し、同一
時刻に両者が生じた場合、それらの優先順位を固定せず
、実行されるべき命令に応じて指定できるように構成し
たデータ処理装置を提供することにある。(Object of the Invention) An object of the present invention is to eliminate the above-mentioned drawbacks by providing an instruction register for holding selection conditions for an instruction read request signal or a data read request signal, so that both occur at the same time. The object of the present invention is to provide a data processing device configured so that the priority order is not fixed but can be designated according to the command to be executed.
（発明の構成）
本発明によるデータ処理装置は記憶装置と、命令先読み
バッファと、命令アドレスレジスタと、命令要求発生回
路と、命令レジスタと、デコード回路と、要求信号選択
回路とを具備したものである。(Structure of the Invention) A data processing device according to the present invention includes a storage device, an instruction prefetch buffer, an instruction address register, an instruction request generation circuit, an instruction register, a decoding circuit, and a request signal selection circuit. be.
記憶装置は、少なくとも複数の命令を記憶しておくため
のものである。命令先読みバッファは、記憶装置からの
少なくともひとつ以上の命令を実行中る以前にあらかじ
め準備し、格納しておくためのものである。命令アドレ
スレジスタは、命令先読みバッファに格納すべき命令が
記憶されている記憶装置において、命令アドレスを指定
するためのものである。命令要求発生回路は、命令先読
みバッファの内容が空のときに、記憶装置の命令アドレ
スに対して命令を要求するための命令要求信号を発生す
るためのものである。命令レジスタは、命令先読みバッ
ファから上記命令を受けるためのものである。デコード
回路は、命令レジスタの内容に痣じて、記憶装置に対し
てデータを要求するオペランドデータ要求信号を発生す
るためのものである。The storage device is for storing at least a plurality of instructions. The instruction prefetch buffer is used to prepare and store at least one instruction from a storage device before execution. The instruction address register is used to specify an instruction address in a storage device in which instructions to be stored in the instruction prefetch buffer are stored. The instruction request generation circuit is for generating an instruction request signal for requesting an instruction from an instruction address in the storage device when the contents of the instruction prefetch buffer are empty. The instruction register is for receiving the above instructions from the instruction prefetch buffer. The decode circuit is for generating an operand data request signal requesting data from the storage device based on the contents of the instruction register.
−要求信号選択回路は、命令要求信号とオペランドデー
タ要求信号とが同一時刻に生じたとき、命令レジスタの
内容に応じて上記両要求信号のうちの一方を優先的に選
択するためのものである。- The request signal selection circuit is for, when an instruction request signal and an operand data request signal occur at the same time, preferentially selecting one of the above two request signals according to the contents of the instruction register. .
（実施例） 次に、本発明につ込て図面を参照して詳細に説明する。(Example) Next, the present invention will be described in detail with reference to the drawings.
第１図は本発明によるデータ処理装置の構成を示すブロ
ック図である。第１図にお込て、１は記憶装置、２は命
令先読みバッファ、３は命令アドレスレジスタ、４は命
令要求発生回路、５は命令レジスタ、６はデコード回路
、７は要求信号選択回路、８はデータアドレスレジスタ
、９はデータレジスタ、１０は演算／汎用レジスタ回路
である。第１図において、命令先読みバッファ２は、ひ
とつ以上の命令を蓄えることができるレジスタから構成
されていて、命令を実行する以前にあらかじめ準備して
おき、命令の円滑な実行を可能にするものである。命令
要求発生回路４は、命令先譜ａバッファ２に命令が蓄積
されているか否かを監視し、もし空きがあれば信号線２
１上に命令要求信号を送出するものである。命令レジス
タ５の内容を解読するためのデコード回路６からの出力
信号線２２上にオペランドデータ要求信号が存在しなけ
れば、要求信号選択回路７は信号線２１上の命令要求信
号を記懐装＃１への要求信号として信号線２４上へ送出
する。信号線２５上の信号は、現在の要求信号が命令要
求か、あるいはオペランドデータ要求かを表示するもの
である。命令要求発生回路４から信号線２４を介して送
出された要求信号を受けた記憶装置１では、同時に表示
されている命令アドレスレジスタ３のアドレス指定によ
り、記憶装置１の内部の対応するデータを命令として命
令先読みバッファ２に送出する。命令先読みバッファ２
の内部に命令が満ちて−れば、命令要求発生回路４け命
令要求を抑止する。ひとつの命令の実行が終了すると、
命令先読みバッファ２から命令レジスタ５へ次の命令が
取出される。これによって、命令先読みバッファ２の内
容が空になるので、再び信号線２１上に命令要求信号が
発生し、記憶装置ｌへの命令要求が惹起される。FIG. 1 is a block diagram showing the configuration of a data processing device according to the present invention. In FIG. 1, 1 is a storage device, 2 is an instruction prefetch buffer, 3 is an instruction address register, 4 is an instruction request generation circuit, 5 is an instruction register, 6 is a decode circuit, 7 is a request signal selection circuit, and 8 9 is a data address register, 9 is a data register, and 10 is an arithmetic/general-purpose register circuit. In FIG. 1, the instruction prefetch buffer 2 consists of registers that can store one or more instructions, and is prepared in advance before executing an instruction to enable smooth execution of the instruction. be. The instruction request generation circuit 4 monitors whether or not instructions are stored in the instruction lead a buffer 2, and if there is space, the signal line 2 is
It sends a command request signal on the 1. If there is no operand data request signal on the output signal line 22 from the decode circuit 6 for decoding the contents of the instruction register 5, the request signal selection circuit 7 stores the instruction request signal on the signal line 21. It is sent onto the signal line 24 as a request signal to 1. A signal on signal line 25 indicates whether the current request signal is a command request or an operand data request. Upon receiving the request signal sent from the command request generation circuit 4 via the signal line 24, the storage device 1 commands the corresponding data inside the storage device 1 by addressing the command address register 3 displayed at the same time. The command is sent to the instruction prefetch buffer 2 as follows. Instruction prefetch buffer 2
If the inside is filled with instructions, the instruction request generation circuit suppresses four instruction requests. When the execution of one instruction is finished,
The next instruction is taken out from the instruction prefetch buffer 2 to the instruction register 5. As a result, the contents of the instruction prefetch buffer 2 become empty, so that an instruction request signal is generated on the signal line 21 again, causing an instruction request to the storage device l.
命令レジスタ５の内部に存在する命令はデコード回路６
により解読され、命令が実行される。The instructions existing inside the instruction register 5 are sent to the decoding circuit 6.
is decoded and the command is executed.
このとき、オペランドデータとして記憶装置１の内部の
データが必要であれば、デコード回路６は、信号線２２
上にオペランドデータ要求信号を送出する。このとき、
信号線２１上に命令要求信号が送出されていない寿らば
、信号線２４上の要求信号はオペランドデータ要求とし
て記憶装置１に入力される。信号線２１上に命令要求信
号が同時に出力されている場合には、デコード回路６に
よって信号線２３上に出力された優先指定制御信号に応
じて、要求信号選択回路７は命令要求信号、またはオペ
ランドデータ要求信号を選択する。信号線２３上の優先
指定制御信号は命令レジスタ５の内部の命令によって決
定され、デコード回路６によって解読されて出力される
。At this time, if internal data of the storage device 1 is required as operand data, the decoding circuit 6 uses the signal line 22
The operand data request signal is sent to the top. At this time,
If no command request signal is sent on the signal line 21, the request signal on the signal line 24 is input to the storage device 1 as an operand data request. When command request signals are simultaneously output on the signal line 21, the request signal selection circuit 7 selects the command request signal or the operand according to the priority designation control signal output on the signal line 23 by the decoding circuit 6. Select data request signal. The priority designation control signal on the signal line 23 is determined by the internal command of the command register 5, decoded by the decode circuit 6, and output.
信号線２３上の優先指定制御信号によりオペランドデー
タ要求が指定されると、信号線２４上の要求信号はオペ
ランドデータの要求となり、データアドレスレジスタ８
の内容に従って、対応する記憶装置内アドレスのデータ
がデータレジスタ９に送出される。When an operand data request is designated by the priority designation control signal on the signal line 23, the request signal on the signal line 24 becomes a request for operand data, and the data address register 8
According to the contents of the data register 9, the data at the corresponding address in the storage device is sent to the data register 9.
本実施例においては、アドレス信号線ａ３．３４および
命令／データ信号線３１ 、３２は個々に記憶装置１に
対して接続されているが、信号線２５上に命令、または
オペランドが送出されると、情報信号線３１〜３４の制
御信号は記憶装置１の内部で選択される。In this embodiment, the address signal lines a3 and 34 and the instruction/data signal lines 31 and 32 are individually connected to the storage device 1, but when an instruction or operand is sent onto the signal line 25, , the control signals of the information signal lines 31 to 34 are selected within the storage device 1.
第２図は命令先読みバッファ２と、命令要求信号発生回
路４と、要求信号選択回路７との詳細を示すブロック図
である。第２図において、５１ 、５２は内部レジスタ
、６５はセレクタ、５５゜５６は有効ピット信号線、４
はＮＡＮＤゲート、４３ 、４４はＡＮＤゲート、４５
、４６はＯＲゲート、４７は否定ゲートである。命令
先咬みバッファ２ハ内部レジスタ５１．５２から成立ち
、ひとつのレジスタに対して１ビツトの有効ビット信号
線５５゜５６が用量されている。命令がセットされると
、該当する有効ピットがセットされ、これによってレジ
スタ内に命令が存在することが表示される。命令はセレ
クタ６５によって選択され、命令レジスタ５に転送され
る。該当バッファはＰＩＦ’Ｏ方式を有するものならば
、いかなる構成をしていてもよい。ＮＡＮＤゲー）４に
よっていずれかの有効ビットが「オフ」であることが検
出されたならば、命令要求発生回路４は命令要求信号を
信号線２２上に出力する。オペランドデータ要求信号が
「オフ」ガらば、信号線２４上の要求信号は命令となっ
て信号線２５は「オフ」となり、記憶装置１に対して命
令を要求していることを表わす。FIG. 2 is a block diagram showing details of the instruction prefetch buffer 2, the instruction request signal generation circuit 4, and the request signal selection circuit 7. In FIG. 2, 51 and 52 are internal registers, 65 is a selector, 55° and 56 are valid pit signal lines, and 4
are NAND gates, 43 and 44 are AND gates, 45
, 46 is an OR gate, and 47 is a NOT gate. The instruction bit buffer 2 is made up of internal registers 51, 52, and one valid bit signal line 55, 56 is assigned to one register. When an instruction is set, the appropriate valid pit is set, thereby indicating the presence of an instruction in the register. The instruction is selected by selector 65 and transferred to instruction register 5. The relevant buffer may have any configuration as long as it has a PIF'O method. If the NAND game (NAND game) 4 detects that any valid bit is "off," the command request generation circuit 4 outputs a command request signal onto the signal line 22. When the operand data request signal is "off", the request signal on the signal line 24 becomes a command and the signal line 25 becomes "off", indicating that a command is being requested from the storage device 1.
次に、命令レジスタ５の内容を解読した結果、該当命令
がオペランドを要求している場合には、デコード回路６
から信号線２１上にオペランドデータ要求信号を送出す
る。信号線２２上の命令要求信号が「オフ」ならば、信
号線２４上の要求信号はオペランド側を表わし、信号線
２５を「オン」にしてオペランドデータの要求であるこ
とを表わす。もし、信号線２２上の命令要求信号と信号
線２１上のオペランドデータ要求信号とが同時に「オン
」になると、命令レジスタ５から命令デコード回路６を
介して送出される内容によって決定される信号線２３上
の優先指定制御信号によって、オペランドを選択すべき
か、あるいは命令を選択すべきかが決定される。本実施
例においては、優先指定制御信号が「オン」であるなら
ば信号線２５上の信号が「オン」にカリ、オペランドデ
ータの要求であることが記憶装置１に入力される。第１
図において、読出されたオペランドデータはデータレジ
スタを介して演算／汎用レジスタ回路１０によって使用
され、命令が実行される。Next, as a result of decoding the contents of the instruction register 5, if the relevant instruction requires an operand, the decoding circuit 6
An operand data request signal is sent from the signal line 21 to the signal line 21. If the command request signal on signal line 22 is "off", the request signal on signal line 24 represents the operand side, and signal line 25 is turned "on" to represent a request for operand data. If the command request signal on the signal line 22 and the operand data request signal on the signal line 21 are turned "on" at the same time, the signal line determined by the contents sent from the command register 5 via the command decode circuit 6 The priority control signal on 23 determines whether an operand or an instruction is to be selected. In this embodiment, if the priority designation control signal is "on", the signal on the signal line 25 is "on", and a request for operand data is input to the storage device 1. 1st
In the figure, read operand data is used by an arithmetic/general-purpose register circuit 10 via a data register to execute an instruction.
（発明の効果）
本発明は以上説明したように、命令読出し要求信号、あ
るいはデータ読出し要求信号の選択条件を保持するだめ
の命令レジスタを備えて構成することにより、命令とオ
ペランドデータとの読出し要求が同時に発生した場合、
命令に応じて決定される優先順位に従って命令、または
オペランドデータを読出し、効率のよい命令の実行が可
能になると云う効果がある。(Effects of the Invention) As described above, the present invention is configured to include an instruction register for holding selection conditions for an instruction read request signal or a data read request signal, thereby requesting a read instruction and operand data. If they occur at the same time,
This has the effect that instructions or operand data can be read in accordance with the priority determined according to the instructions, making it possible to execute instructions efficiently.
第１図は、本発明によるデータ処理装置の一実施例を示
すブロック図である。
第２図は、第１図における命令先読みバッファ、命令要
求発生回路、ならびに要求信号選択回路の詳細を示すブ
ロック図である。
１・・・記憶装置 ２・・・命令先読みバッファ３・・
・命令アドレスレジスタ
４・・・命令要求発生回路 ５・・・命令レジスタ６・
・・デコード回路 ７・・・要求信号選択回路８・・・
データアドレスレジスタ
９・・・データレジスタ
１０・・・演算／汎用レジスタ回路FIG. 1 is a block diagram showing an embodiment of a data processing apparatus according to the present invention. FIG. 2 is a block diagram showing details of the instruction prefetch buffer, instruction request generation circuit, and request signal selection circuit in FIG. 1. 1...Storage device 2...Instruction prefetch buffer 3...
・Instruction address register 4...Instruction request generation circuit 5...Instruction register 6・
...Decode circuit 7...Request signal selection circuit 8...
Data address register 9...Data register 10...Arithmetic/general-purpose register circuit
Claims (1)
、前記記憶装置からの少なくともひとつ以上の命令を実
行する以前にあらかじめ準備して格納しておくための命
令先読みバッファと、前記命令先読みバッファに格納す
べき命令が記憶されている前記記憶装置の命令アドレス
を指定するための命令アドレスレジスタと、前記命令先
読みバッファが空のときに前記記憶装置の前記命令アド
レスに対して前記命令を要求するための命令要求信号を
発生するための命令要求発生回路と、前記命令先読みバ
ッファから前記命令を受けるための命令レジスタと、前
記命令レジスタの内容に応じて前記記憶装置に対してデ
ータを要求するオペランドデータ要求信号を発生するた
めのデコード回路と、前記命令要求信号と前記オペラン
ドデータ要求信号とが同一時刻に生じたときには前記命
令レジスタの内容に応じて前記両要求信号のうちの一方
を優先的に選択するだめの要求信号選択回路とを具備し
て構成したことを特徴とするデータ処理装置。a storage device for storing at least a plurality of instructions; an instruction prefetch buffer for preparing and storing at least one or more instructions from the storage device in advance; an instruction address register for specifying an instruction address of the storage device in which an instruction to be stored is stored; and for requesting the instruction from the instruction address of the storage device when the instruction prefetch buffer is empty. an instruction request generation circuit for generating an instruction request signal; an instruction register for receiving the instruction from the instruction prefetch buffer; and operand data for requesting data from the storage device according to the contents of the instruction register. a decoding circuit for generating a request signal; and when the instruction request signal and the operand data request signal occur at the same time, one of the two request signals is selected preferentially according to the contents of the instruction register. 1. A data processing device comprising: a second request signal selection circuit;
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14142383A JPS6031646A (en) | 1983-08-02 | 1983-08-02 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14142383A JPS6031646A (en) | 1983-08-02 | 1983-08-02 | Data processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6031646A true JPS6031646A (en) | 1985-02-18 |
Family
ID=15291646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14142383A Pending JPS6031646A (en) | 1983-08-02 | 1983-08-02 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031646A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61234437A (en) * | 1985-04-10 | 1986-10-18 | Matsushita Electric Ind Co Ltd | Data prefetch device |
| JPS6298430A (en) * | 1985-10-24 | 1987-05-07 | Nec Corp | Microprocessor |
-
1983
- 1983-08-02 JP JP14142383A patent/JPS6031646A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61234437A (en) * | 1985-04-10 | 1986-10-18 | Matsushita Electric Ind Co Ltd | Data prefetch device |
| JPS6298430A (en) * | 1985-10-24 | 1987-05-07 | Nec Corp | Microprocessor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0346850B2 (en) | ||
| JPS6031646A (en) | Data processor | |
| JPS6031647A (en) | Data processor | |
| JPH01177145A (en) | Information processor | |
| JPS60134940A (en) | Register selecting system of information processing device | |
| JPS6229813B2 (en) | ||
| JPS6027966A (en) | Buffer storage control system | |
| JPS58213371A (en) | Data processing system | |
| JP2002544619A (en) | Object-oriented processing using dedicated pointer memory | |
| JPS59223846A (en) | Arithmetic processor | |
| JPS61267149A (en) | Data processor | |
| JPS61133440A (en) | Data processing unit | |
| JPH0436423B2 (en) | ||
| JPH0520253A (en) | Data processor | |
| JPS6222165A (en) | Control system for access to main storage device | |
| JPH0435788B2 (en) | ||
| JPS59186048A (en) | Microprogram control system | |
| JPS5935239A (en) | Microprogram control system | |
| JPH0644066A (en) | Information processor | |
| JPH0133852B2 (en) | ||
| JPH01209533A (en) | Microprogram controller | |
| JPS63123145A (en) | Buffer memory device | |
| JPS61201337A (en) | Microprogram controller | |
| JPS62159272A (en) | Processor for vector instruction | |
| JPS6091448A (en) | Microprogram control type data processor |