JPH0133852B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は、データ処理装置において、制御メモ
リに対するアドレス制御の改善されたマイクロプ
ログラム制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an improved microprogram control scheme for address control over control memory in a data processing device.

〔従来技術〕[Prior art]

従来、マイクロプログラム制御方式において、
制御メモリに対するアドレスを制御するために、
命令レジスタの動作コードをデコードして制御メ
モリをアクセスする方法や、命令レジスタと制御
メモリとの間に第２の制御メモリをおき、これに
命令語ごとに制御メモリの先頭番地を割当て、命
令語の動作コードにより第２の制御メモリをアク
セスする方法が採用されていた。この方法によれ
ば、対応するアドレスロケーシヨンから命令語の
制御メモリにおける先頭アドレスが読出されて制
御メモリがアクセスされ、読出されたマイクロ命
令を実行することによりデータ処理装置が制御さ
れていた。しかし乍ら、これらの方式において
は、各マクロ命令ごとに先頭番地が異なることに
なるため、非常に多くの制御メモリの容量が必要
となるという欠点があつた。これを改良する方式
として、制御メモリをデータ準備ルーチンと実行
ルーチンとに分け、マクロ命令がその制御メモリ
の各ルーチンを共通に使用できるようにして、さ
らに第２の制御メモリに各ルーチンの先頭番地を
各マクロ命令ごとに持つようにしておく方法が考
えられている。しかし、この方法では、第２の制
御メモリに記憶されるアドレスが各マクロ命令ご
との１ワードが複数個もつことになり、第２の制
御メモリのビツト方向に容量が増加してしまう。
したがつて、上記いずれの方式によるも、ハード
ウエアの増加を招くことになり、経済的でない。 Conventionally, in the microprogram control method,
To control the address to control memory,
There is a method of accessing the control memory by decoding the operation code of the instruction register, or a method of placing a second control memory between the instruction register and the control memory, and assigning the first address of the control memory to this for each instruction word. A method has been adopted in which the second control memory is accessed by the operation code. According to this method, the start address of the instruction word in the control memory is read from the corresponding address location, the control memory is accessed, and the data processing device is controlled by executing the read microinstruction. However, these methods have the disadvantage that a very large control memory capacity is required because the starting address is different for each macro instruction. As a method to improve this, the control memory is divided into data preparation routines and execution routines, so that macro instructions can commonly use each routine in the control memory, and the start address of each routine is stored in the second control memory. A method has been considered in which each macro instruction has one. However, in this method, the second control memory has a plurality of addresses stored in one word for each macro instruction, and the capacity of the second control memory increases in the bit direction.
Therefore, any of the above methods results in an increase in hardware, which is not economical.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、第２の制御メモリをアクセス
する際、必要な制御を行なうための複数のレジス
タと、これ等のレジスタを交互に使い分ける制御
手段とを設け、マクロ命令が実行されるとき、最
初に第２の制御メモリを読出し、さらに、上記制
御手段の制御フリツプフロツプの状態に従つて再
び第２の制御メモリを読出すことによつて、第２
の制御メモリのビツト方向の容量を減らすことが
出来るとともに、第１の制御メモリの容量を増加
させることなくマイクロプログラムを格納するこ
とのできるデータ処理装置におけるマイクロプロ
グラム制御方式を提供することにある。 An object of the present invention is to provide a plurality of registers for performing necessary control when accessing a second control memory, and a control means that alternately uses these registers, so that when a macro instruction is executed, the second control memory by first reading the second control memory and then reading the second control memory again according to the state of the control flip-flop of said control means;
An object of the present invention is to provide a microprogram control method in a data processing device that can reduce the capacity of a first control memory in the bit direction and store a microprogram without increasing the capacity of a first control memory.

〔発明の構成〕[Structure of the invention]

本発明によるマイクロプログラム制御方式は、
命令語を保持する命令レジスタと、マイクロプロ
グラムを記憶する第１の制御メモリとを有し、該
命令レジスタからのマクロ命令にしたがつて該第
１の制御メモリより読出されたマイクロプログラ
ムにより処理を行なうデータ処理装置において、
前記第１の制御メモリから読出されたマイクロ命
令を保持するマイクロ命令レジスタと、次に実行
すべきマイクロ命令のアドレスを保持し、前記第
１の制御メモリへ供給するための制御メモリアド
レスレジスタと、前記第１の制御メモリに格納さ
れているマイクロ命令ルーチンの先頭アドレスを
示す特定フイールドを記憶している第２の制御メ
モリと、該第２の制御メモリから前記命令レジス
タの更新指示信号に応答して読出された特定フイ
ールドを交互に保持する複数のレジスタと、前記
第２の制御メモリを読出すため前記命令レジスタ
の動作コードと命令レジスタの更新指示信号によ
り決められるアドレスを供給する第２のアドレス
手段と、少くとも前記第２の制御メモリの特定フ
イールドと該特定フイールドを保持する前記複数
のレジスタの出力を選択し、前記制御メモリアド
レスレジスタへアドレスを供給する第１のアドレ
ス手段と、前記第１の制御メモリのある１つのマ
イクロ命令に応答し、前記第１と第２のアドレス
手段を制御する手段とから構成されることを特徴
とする。 The microprogram control method according to the present invention is
It has an instruction register that holds instruction words and a first control memory that stores a microprogram, and processes are performed by the microprogram that is read from the first control memory in accordance with a macro instruction from the instruction register. In the data processing device that performs
a microinstruction register that holds the microinstruction read out from the first control memory; a control memory address register that holds the address of the microinstruction to be executed next and supplies it to the first control memory; a second control memory storing a specific field indicating a start address of a microinstruction routine stored in the first control memory; and a second control memory responsive to an update instruction signal of the instruction register from the second control memory. a plurality of registers that alternately hold specific fields read out from the second control memory; and a second address that supplies an address determined by an operation code of the instruction register and an instruction register update instruction signal for reading the second control memory. first addressing means for selecting at least a particular field of the second control memory and the output of the plurality of registers holding the particular field and supplying an address to the control memory address register; and means for controlling the first and second addressing means in response to one microinstruction in one control memory.

〔発明の実施例〕 次に、本発明によるマイクロプログラム制御方
式について実施例を挙げ、図面を参照して詳細に
説明する。[Embodiments of the Invention] Next, embodiments of the microprogram control system according to the present invention will be described in detail with reference to the drawings.

第１図は本発明を適用した実施例としてデータ
処理装置の構成をブロツク図により示したもので
ある。この図において、１は命令レジスタ、２は
第１の制御メモリ、３はマイクロ命令レジスタ、
４は第１の制御メモリ用アドレスレジスタ、５は
＋１加算器、１１は第２の制御メモリ、１２およ
び１６は第２の制御メモリの特定フイールドを保
持する読出しレジスタ、１３は第１のレジスタ回
路（アドレス手段）、１４は制御回路（制御手
段）、１５は第２のアドレス回路（アドレス手段）
である。第１の制御メモリ２は、通常、データ処
理装置において実行されるマクロ命令を解読し、
該マクロ命令に応じたマイクロ命令を実行する。
すなわち、マクロ命令が実行されるとき、第１の
制御メモリアドレスレジスタ４に開始アドレスが
信号線１３１を通して与えられる。そして、この
開始アドレスは信号線４０１から４０３を通して
加算器５へアドレスを“＋１”するために送られ
る。加算されたアドレスは信号線５０１を通して
第１のレジスタ回路１３に送出される。このと
き、第１のレジスタ回路１３では、受けたアドレ
スが信号線５０１による＋１加算器５からのアド
レスか、信号線１２１を通して送られてくる開始
アドレスか、信号線１６１を通して送られてくる
開始アドレスか、あるいは信号線１１１から１１
３を通して送られてくる開始アドレスかを制御線
１４１，１４２，１４３および１４４からの信号
制御によつて選択する。いま、＋１加算器５から
のアドレスが選択されていれば、前述のように第
１のアドレス回路１３から“＋１”加算されたア
ドレスが第１の制御メモリアドレスレジスタ４に
送られ、この結果、信号線４０１および４０２を
通して第１の制御メモリ２をアクセスする。これ
によつて、第１の制御メモリ２から信号線２０１
を通してアドレスロケーシヨンに記憶されている
マイクロ命令がマイクロ命令レジスタ３に読出さ
れる。通常は、加算器５によつて得られたアドレ
スにより次々に第１の制御メモリ２からマイクロ
命令がマイクロ命令レジスタ３に読出され、マイ
クロ命令が実行される。 FIG. 1 is a block diagram showing the configuration of a data processing apparatus as an embodiment to which the present invention is applied. In this figure, 1 is an instruction register, 2 is a first control memory, 3 is a microinstruction register,
4 is a first control memory address register, 5 is a +1 adder, 11 is a second control memory, 12 and 16 are read registers that hold specific fields of the second control memory, and 13 is a first register circuit. (address means), 14 is a control circuit (control means), 15 is a second address circuit (address means)
It is. The first control memory 2 typically decodes macro instructions executed in a data processing device;
A microinstruction corresponding to the macroinstruction is executed.
That is, when a macro instruction is executed, a start address is given to the first control memory address register 4 through the signal line 131. This start address is then sent to the adder 5 through signal lines 401 to 403 in order to increment the address by "+1". The added address is sent to the first register circuit 13 through the signal line 501. At this time, the first register circuit 13 determines whether the received address is the address from the +1 adder 5 via the signal line 501, the start address sent via the signal line 121, or the start address sent via the signal line 161. or signal lines 111 to 11
3 is selected by signal control from control lines 141, 142, 143 and 144. If the address from the +1 adder 5 is selected now, the address added by "+1" from the first address circuit 13 is sent to the first control memory address register 4 as described above, and as a result, The first control memory 2 is accessed through signal lines 401 and 402. As a result, from the first control memory 2 to the signal line 201
The microinstruction stored in the address location is read into the microinstruction register 3 through the microinstruction register 3. Normally, microinstructions are read out from the first control memory 2 to the microinstruction register 3 one after another according to the address obtained by the adder 5, and the microinstructions are executed.

ところで、このようにマクロ命令が実行される
ときは、まず命令レジスタ１にマクロ命令がメイ
ンメモリ（図示せず）より読出されて保持されて
いる。命令レジスタ１はレジスタ更新信号１００
に応答して内容が更新される。命令レジスタ１が
更新されるとき、制御回路１４の具体的な構成例
を示す第２図において、制御フリツプフロツプ１
４−１が同じ更新信号１００をうけて“１”にセ
ツトされる。これにより、信号線１４０１，１４
７を通して第２のアドレス回路１５の最下位ビツ
トに“１”が現われる。そして、命令レジスタ１
が更新された結果、信号線１０１を通して更新さ
れた命令レジスタ１の動作コードが第２のアドレ
ス回路１５へ送られる。第２のアドレス回路１５
の出力は信号線１５１を通して第２の制御メモリ
１１をアクセスする。第２の制御メモリ１１かな
読出された特定フイールドの内容（開始アドレ
ス）は信号線１１１を通して読出レジスタ１６、
または読出レジスタ１２にセツトされる。ここ
で、どちらにセツトされるかは、制御回路１４の
制御フリツプフロツプ１４−１および１４−２の
内容による。いま、第２図において、制御フリツ
プフロツプ１４−１が“１”のとき、制御フリツ
プフロツプ１４−２が“０”であるならば、信号
線１４０１，１４０２および１４０３を通して
AND回路１４−８の一方の入力へ制御フリツプ
フロツプ１４−１の内容が送られ、さらに信号線
１４０７，１４１１を通してAND回路１４−８
の他方の入力に制御フリツプフロツプ１４−２の
内容が送られる。このとき、AND回路１４−８
は出力信号線１４０６に論理“１”を出力し、制
御フリツプフロツプ１４−２に“１”がセツトさ
れる。この結果、AND回路１４−４の出力信号
線１４６とAND回路１４−５の出力信号線１４
５には、それぞれの論理信号値が現われる。すな
わち、AND回路１４−４は、信号線１４０１，
１４０２，１４０４を通して論理“１”が一方に
入力し、信号線１４０７，１４０８を通して論理
“１”が他方に入力され、その結果出力信号線１
４６には“１”が出力される。また、AND回路
１４−５には、信号線１４０１，１４０２，１４
０５を通して一方の入力に“１”が送られ、他方
の入力には信号線１４０７，１４０９を通して
“０”が与えられる。この結果、出力信号線１４
５は論理“０”となる。 By the way, when a macro instruction is executed in this way, the macro instruction is first read out from the main memory (not shown) and held in the instruction register 1. Instruction register 1 is register update signal 100
The contents are updated in response to the When the instruction register 1 is updated, the control flip-flop 1 is updated in FIG.
4-1 receives the same update signal 100 and is set to "1". As a result, the signal lines 1401, 14
7, "1" appears at the least significant bit of the second address circuit 15. and instruction register 1
As a result of the update, the updated operation code of the instruction register 1 is sent to the second address circuit 15 through the signal line 101. Second address circuit 15
The output of the second control memory 11 is accessed through the signal line 151. The contents (start address) of the specific field read out from the second control memory 11 are sent to the read register 16 through the signal line 111.
Or it is set in the read register 12. Here, which one is set depends on the contents of control flip-flops 14-1 and 14-2 of control circuit 14. Now, in FIG. 2, when the control flip-flop 14-1 is "1" and the control flip-flop 14-2 is "0", the signal is transmitted through the signal lines 1401, 1402 and 1403.
The contents of the control flip-flop 14-1 are sent to one input of the AND circuit 14-8, and further passed through signal lines 1407 and 1411 to the AND circuit 14-8.
The contents of the control flip-flop 14-2 are sent to the other input of the control flip-flop 14-2. At this time, AND circuit 14-8
outputs a logic "1" to the output signal line 1406, and the control flip-flop 14-2 is set to "1". As a result, the output signal line 146 of the AND circuit 14-4 and the output signal line 14 of the AND circuit 14-5
5, respective logic signal values appear. That is, the AND circuit 14-4 connects the signal lines 1401,
Logic "1" is inputted to one side through signal lines 1402 and 1404, and logic "1" is inputted to the other side through signal lines 1407 and 1408. As a result, output signal line 1
"1" is output to 46. Also, the AND circuit 14-5 includes signal lines 1401, 1402, 14
"1" is sent to one input through signal lines 1407 and 1409, and "0" is applied to the other input through signal lines 1407 and 1409. As a result, the output signal line 14
5 becomes logic "0".

上記のごとく、信号線１４５と１４６とに付勢
された出力によつて、読出レジスタ１２には、前
記第２の制御メモリ１１より読出された開始アド
レスが信号線１１１，１１２を通してセツトさ
れ、読出レジスタ１６にはセツトされない。この
状態において、いま、制御メモリアドレスレジス
タ４によりアクセスされている第１の制御メモリ
２の出力信号線２０２に、実行中のマクロ命令の
最後のマイクロ命令ステツプを示すマイクロ命令
があるとすれば、この出力信号によつて制御回路
１４が再度応答する。このマクロ命令の最後のマ
イクロ命令ステツプを示すマイクロ命令に応答し
て、命令レジスタ１に保持されている命令語の動
作コードにより、第２のアドレス回路１５を通し
て第２の制御メモリ１１がアクセスされる。すな
わち、信号線２０２に得られた出力は、第２図に
示す通り、デコード回路１４−１０に与えられて
デコードされ、信号線１４１２，１４１３を通し
て制御フリツプフロツプ１４−１をリセツトす
る。この結果、第２のアドレス回路１５には信号
線１４７により最下位ビツト“０”が送られ、同
時に信号線１０１により送られた動作コードとに
より第２の制御メモリ１１をアクセスする。そし
て、第２の制御メモリ１１から読出された開始ア
ドレスは、信号線１１１，１１，を通して第１の
アドレス回路１３に送られる。ここでは、信号線
１４１により信号線１１３からの内容が選択され
て、信号線１３１を通して第１の制御メモリ用の
アドレスレジスタ４に送られ後、第１の制御メモ
リ２をアクセスする。その後、信号線２０２に開
始アドレスの切替指示のマイクロ命令が現われる
と、デコード回路１４−１０により信号線１４１
８，１４１９，１４２０に選択信号が与えられ
る。また、制御フリツプフロツプ１４−２の内容
は、信号線１４１２が“１”になつたとき、
AND回路１４−９の入力信号線１４１４も“１”
になり、信号線１４０７，１４１０を通して
AND回路１４−９の出力信号線１４１５に“１”
を出力する。かくして、制御フリツプフロツプ１
４−３がセツトされる。開始アドレスの切替指示
があると、制御フリツプフロツプ１４−３の出力
側からAND回路１４−６の入力に“１”、AND
回路１４−７の入力に“０”がそれぞれ信号線１
４１６，１４１７を通じて与えられているので、
AND回路１４−６の出力信号線１４４には
“１”、AND回路１４−７の出力信号線１４３に
は“０”が与えられる。これにより、第１のアド
レス回路１３において、信号線１４４により読出
レジスタ１２の内容が信号線１２１を通して選択
され、信号線１３１を通して第１の制御メモリ用
アドレスレジスタ４に送られる。 As described above, the start address read from the second control memory 11 is set in the read register 12 through the signal lines 111 and 112 by the outputs energized to the signal lines 145 and 146, and the start address is set in the read register 12 through the signal lines 111 and 112. It is not set in register 16. In this state, if there is a microinstruction indicating the last microinstruction step of the macroinstruction being executed on the output signal line 202 of the first control memory 2 that is currently being accessed by the control memory address register 4, then This output signal causes the control circuit 14 to respond again. In response to the microinstruction indicating the last microinstruction step of this macroinstruction, the second control memory 11 is accessed through the second address circuit 15 according to the operation code of the instruction word held in the instruction register 1. . That is, the output obtained on signal line 202 is applied to decode circuit 14-10 and decoded as shown in FIG. 2, and reset control flip-flop 14-1 through signal lines 1412 and 1413. As a result, the least significant bit "0" is sent to the second address circuit 15 via the signal line 147, and at the same time, the second control memory 11 is accessed by the operation code sent via the signal line 101. The start address read from the second control memory 11 is sent to the first address circuit 13 through signal lines 111, 11. Here, the contents from the signal line 113 are selected by the signal line 141 and sent to the address register 4 for the first control memory through the signal line 131, and then the first control memory 2 is accessed. After that, when a micro-instruction instructing to switch the start address appears on the signal line 202, the decoding circuit 14-10 causes the signal line 202 to
A selection signal is given to 8, 1419, and 1420. Furthermore, the contents of the control flip-flop 14-2 are as follows when the signal line 1412 becomes "1".
The input signal line 1414 of the AND circuit 14-9 is also “1”
and through signal lines 1407 and 1410
“1” on the output signal line 1415 of the AND circuit 14-9
Output. Thus, the control flip-flop 1
4-3 is set. When there is an instruction to switch the start address, "1" is output from the output side of the control flip-flop 14-3 to the input of the AND circuit 14-6, and
“0” is input to the circuit 14-7, respectively, to the signal line 1.
Since it is given through 416, 1417,
"1" is given to the output signal line 144 of the AND circuit 14-6, and "0" is given to the output signal line 143 of the AND circuit 14-7. As a result, in the first address circuit 13, the contents of the read register 12 are selected through the signal line 121 by the signal line 144, and sent to the first control memory address register 4 through the signal line 131.

次に、第２図において、命令レジスタ１の更新
信号が信号線１００に現われると、制御フリツプ
フロツプ１４−２は“１”に保持されたままであ
るから、次のタイミングでAND回路１４−８に
より制御フリツプフロツプ１４−２の出力を
“０”にする。この結果、前述と同様に、信号線
１４０７，１４０８，１４０９を通してAND回
路１４−４および１４−５に信号が送られるが、
今度はこれ等の信号が“０”のためにAND回路
１４−５の出力信号線１４５に“１”が送られ
る。この結果、第２のアドレス回路１５には前述
と同様、最下位ビツトに“１”が入り、第２の制
御メモリ１１をアクセスする。そして、次のマク
ロ命令の実行開始アドレスが読み出され、信号線
１１５を通して読出レジスタ１６にセツトされ
る。制御フリツプフロツプ１４−１は信号線１０
０に“１”が現われたのち、マクロ命令の最後の
マイクロ命令ステツプを示すマイクロ命令が第１
の制御メモリ２の出力信号２０２に現われると、
デコード回路１４−１０により信号がデコードさ
れ、信号線１４１２と信号線１４１とが“１”に
なる。これにより、制御フリツプフロツプ１４−
１はリセツトされる。フリツプフロツプ１４−１
がリセツトされると、再び命令レジスタ１の動作
コードと信号線１４７の出力が“０”になり、第
２のアドレス回路１５は次のマクロ命令の開始ア
ドレスを読出するために信号線１５１を通じて第
２の制御メモリ１１をアクセスする。これによ
り、信号線１１１，１１３を通して第１のアドレ
ス回路１３へ読出された内容が送られる。第１の
アドレス回路１３では、信号線１４１により信号
線１１３の出力を選択し、信号線１１３を通して
第１の制御メモリ用アドレスレジスタ４へセツト
する。制御回路１４における信号線１４２は、セ
ツトされたアドレスの＋１されたアドレスを第１
のアドレス回路１３で選択するときに使用され
る。その後、再び開始アドレスの切替指示が第１
の制御メモリ２の出力信号線２０２に現われる
と、読出レジスタ１２、または読出レジスタ１６
のどちらかを選択することになる。ところで、制
御フリツプフロツプ１４−２は“０”にセツトさ
れているため、信号線１４１２，１４１４が
“１”になつたとき、フリツプフロツプ１４−２
の出力信号線１４０７の内容とからAND回路１
４−９の出力には“０”が現われて制御フリツプ
フロツプ１４−３が“０”にセツトされる。する
と、AND回路１４−７の出力信号線１４３は
“１”となり、AND回路１４−６の出力信号線１
４４は“０”となる。かくして、第１のアドレス
回路１３では、信号線１４３により読出レジスタ
１６の内容が信号線１６１を通して選択され、信
号線１３１を通して第１の制御メモリ用アドレス
レジスタ４にセツトされる。このようにして、開
始アドレスが読出レジスタ１２と読出レジスタ１
６とを交互に使用することによつて、次々にマク
ロ命令を実行する。 Next, in FIG. 2, when the update signal of the instruction register 1 appears on the signal line 100, the control flip-flop 14-2 remains at "1", so the AND circuit 14-8 controls it at the next timing. The output of flip-flop 14-2 is set to "0". As a result, signals are sent to AND circuits 14-4 and 14-5 through signal lines 1407, 1408, and 1409, as described above.
This time, since these signals are "0", "1" is sent to the output signal line 145 of the AND circuit 14-5. As a result, "1" is entered in the least significant bit of the second address circuit 15 as described above, and the second control memory 11 is accessed. Then, the execution start address of the next macro instruction is read out and set in the read register 16 through the signal line 115. The control flip-flop 14-1 is connected to the signal line 10.
After “1” appears in 0, the microinstruction indicating the last microinstruction step of the macroinstruction is the first one.
appears in the output signal 202 of the control memory 2 of
The signal is decoded by the decoding circuit 14-10, and the signal line 1412 and the signal line 141 become "1". This causes the control flip-flop 14-
1 is reset. flipflop 14-1
When the instruction register 1 is reset, the operation code of the instruction register 1 and the output of the signal line 147 become "0" again, and the second address circuit 15 reads the start address of the next macro instruction through the signal line 151. The control memory 11 of No. 2 is accessed. As a result, the read contents are sent to the first address circuit 13 through the signal lines 111 and 113. In the first address circuit 13, the output of the signal line 113 is selected by the signal line 141, and is set to the first control memory address register 4 through the signal line 113. The signal line 142 in the control circuit 14 sends the set address +1 to the first address.
It is used when selecting in the address circuit 13 of. After that, the start address switching instruction is issued again as the first address.
appears on the output signal line 202 of the control memory 2, the read register 12 or the read register 16
You will have to choose between the two. By the way, since the control flip-flop 14-2 is set to "0", when the signal lines 1412 and 1414 become "1", the flip-flop 14-2
AND circuit 1 from the contents of the output signal line 1407 of
A "0" appears at the output of the flip-flop 4-9, and the control flip-flop 14-3 is set to "0". Then, the output signal line 143 of the AND circuit 14-7 becomes "1", and the output signal line 1 of the AND circuit 14-6 becomes "1".
44 becomes "0". Thus, in the first address circuit 13, the contents of the read register 16 are selected through the signal line 161 by the signal line 143, and set in the first control memory address register 4 through the signal line 131. In this way, the starting address is read register 12 and read register 1.
6 is used alternately to execute macro instructions one after another.

〔発明の効果〕〔Effect of the invention〕

以上の説明により明らかなように、本発明によ
れば、第２の制御メモリの読出用レジスタを複数
設け、かつこれ等のレジスタを制御手段により使
い分け、第２の制御メモリの開始アドレスを選択
的に使用することによつて、第２の制御メモリの
ビツト方向の容量を減らすことができるととも
に、第１の制御メモリのマイクロプログラムを増
加させることなく実行できる点において、ハード
ウエアの経済性を向上すべく得られる効果は大き
い。 As is clear from the above description, according to the present invention, a plurality of registers for reading the second control memory are provided, and these registers are used selectively by the control means, so that the start address of the second control memory can be selectively set. By using this method, the bitwise capacity of the second control memory can be reduced, and the economy of hardware can be improved in that the microprograms in the first control memory can be executed without increasing the number of microprograms. The effects that can be achieved are significant.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明による実施例の構成を示すブロ
ツク図、第２図は、第１図における制御回路の具
体的な構成例を示すブロツク図である。図におい
て、１は命令レジスタ、２は第１の制御メモリ、
３はマイクロ命令レジスタ、４はアドレスレジス
タ、５は＋１加算器、１１は第２の制御メモリ、
１２，１６は読出レジスタ、１３は第１のアドレ
ス回路、１４は制御回路、１５は第２のアドレス
回路、１４−１〜３は制御フリツプフロツプ、１
４−４〜９はAND回路、１４−１０はデコード
回路である。 FIG. 1 is a block diagram showing the configuration of an embodiment according to the present invention, and FIG. 2 is a block diagram showing a specific example of the configuration of the control circuit in FIG. 1. In the figure, 1 is an instruction register, 2 is a first control memory,
3 is a microinstruction register, 4 is an address register, 5 is a +1 adder, 11 is a second control memory,
12 and 16 are read registers, 13 is a first address circuit, 14 is a control circuit, 15 is a second address circuit, 14-1 to 3 are control flip-flops, 1
4-4 to 9 are AND circuits, and 14-10 is a decoding circuit.

Claims (1)

【特許請求の範囲】[Claims] １ 命令語を保持する命令レジスタと、マイクロ
プログラムを記憶する第１の制御メモリとを有
し、該命令レジスタからのマクロ命令にしたがつ
て該第１の制御メモリより読出されたマイクロプ
ログラムにより処理を行なうデータ処理装置にお
いて、前記第１の制御メモリから読出されたマイ
クロ命令を保持するマイクロ命令レジスタと、次
に実行すべきマイクロ命令のアドレスを保持し、
前記第１の制御メモリへ供給するための制御メモ
リアドレスレジスタと、前記第１の制御メモリに
格納されているマイクロ命令ルーチンの先頭アド
レスを示す特定フイールドを記憶している第２の
制御メモリと、該第２の制御メモリから前記命令
レジスタの更新指示信号に応答して読出された特
定フイールドを交互に保持する複数のレジスタ
と、前記第２の制御メモリを読出すため前記命令
レジスタの動作コードと命令レジスタの更新指示
信号により決められるアドレスを供給する第２の
アドレス手段と、少くとも前記第２の制御メモリ
の特定フイールドと該特定フイールドを保持する
前記複数のレジスタの出力を選択し、前記制御メ
モリアドレスレジスタへアドレスを供給する第１
のアドレス手段と、前記第１の制御メモリのある
１つのマイクロ命令に応答し、前記第１と第２の
アドレス手段を制御する手段とから構成されるこ
とを特徴とするマイクロプログラム制御方式。1. It has an instruction register that holds instruction words and a first control memory that stores a microprogram, and is processed by the microprogram read from the first control memory in accordance with a macro instruction from the instruction register. a microinstruction register that holds the microinstruction read from the first control memory and an address of the microinstruction to be executed next;
a control memory address register for supplying to the first control memory; and a second control memory storing a specific field indicating a start address of a microinstruction routine stored in the first control memory; a plurality of registers that alternately hold specific fields read from the second control memory in response to an update instruction signal for the instruction register; and an operation code for the instruction register for reading the second control memory. a second address means for supplying an address determined by an update instruction signal of an instruction register; selecting at least a specific field of the second control memory; and outputs of the plurality of registers holding the specific field; The first one that supplies the address to the memory address register.
and means for controlling the first and second addressing means in response to one microinstruction in the first control memory.