JPS6031315A - ２次デルタ・シグマ変調器 - Google Patents
２次デルタ・シグマ変調器Info
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- JPS6031315A JPS6031315A JP13902383A JP13902383A JPS6031315A JP S6031315 A JPS6031315 A JP S6031315A JP 13902383 A JP13902383 A JP 13902383A JP 13902383 A JP13902383 A JP 13902383A JP S6031315 A JPS6031315 A JP S6031315A
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- H03M3/30—Delta-sigma modulation
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- H03M3/494—Sampling or signal conditioning arrangements specially adapted for delta-sigma type analogue/digital conversion systems
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- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
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- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
- H03M3/454—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＡＤ変換器、特にアナログ信号を１ビツト／サ
ンプルで符号化するデルタ・シグマ（ΔΣ）形の符号器
に関する。
ンプルで符号化するデルタ・シグマ（ΔΣ）形の符号器
に関する。
アナログ信号をディジタル符号化する簡易な方法として
ΔΣ変調方式が知られている。第１図はΔΣ変調器の原
理的な構成を示すブロック図で、入力線１０１に与えら
れた入力アナログ信号を符号化し２値ディジタル信号で
あるΔΣ符号を信号線１０５に出力する。この回路は差
分回路１１０．ｉ分回路１２０及び２値量子化回路１３
０を含むフィードバックループによ多構成される。フィ
ードバックルーズの遅延は１サンプル分であシ、第１図
では遅延回路１４０によシ代表して示されているが、入
力信号が時間連続信号で２値量子化回路１３０がサンプ
リング機能を有する場合には、そのサンプリング操作に
より１サンプル分の遅延が生ずるので遅延回路１４０を
あらためて設ける必要はない。しかし以下の説明では第
１図にあられれる全ての信号はサンプル値系列、すなわ
ち時間離散的な信号として扱う。
ΔΣ変調方式が知られている。第１図はΔΣ変調器の原
理的な構成を示すブロック図で、入力線１０１に与えら
れた入力アナログ信号を符号化し２値ディジタル信号で
あるΔΣ符号を信号線１０５に出力する。この回路は差
分回路１１０．ｉ分回路１２０及び２値量子化回路１３
０を含むフィードバックループによ多構成される。フィ
ードバックルーズの遅延は１サンプル分であシ、第１図
では遅延回路１４０によシ代表して示されているが、入
力信号が時間連続信号で２値量子化回路１３０がサンプ
リング機能を有する場合には、そのサンプリング操作に
より１サンプル分の遅延が生ずるので遅延回路１４０を
あらためて設ける必要はない。しかし以下の説明では第
１図にあられれる全ての信号はサンプル値系列、すなわ
ち時間離散的な信号として扱う。
今、第１図の信号線１０１に第２図（１）に示すように
周期Ｔでサンプリングされたアナログ信号が入力される
ものとする。差分回路１１０では、信号線１０１に与え
られる入力信号から信号線１０２上にあられれる近似信
号が差引かれ、信号線１０３上に差信号を出力する。信
号線１０２上の近似信号は第２図（２）に示す如く正負
２値信号であシ、信号線１０３に生ずる差信号は第２図
（３）のようになる。この差信号は次に積分回路１２０
に於て積分され第２図（３）の如き積分値を信号線１０
４に生ずる。２値量子化回路１３０では信号線１０４上
の積分値の極性を判定し、その判定結果のΔΣ符号を信
号線ｌＯ５上に出力する。このΔΣ符号は次のサンプル
点に於ける近似信号として用いられるため遅延回路１４
０に与えられる。第２図（５）が第２図（４）に示す積
分値の極性を判定して得られるΔΣ符号であり、第２図
（２）の近似信号に対し１サンプル分だけ進んでいる。
周期Ｔでサンプリングされたアナログ信号が入力される
ものとする。差分回路１１０では、信号線１０１に与え
られる入力信号から信号線１０２上にあられれる近似信
号が差引かれ、信号線１０３上に差信号を出力する。信
号線１０２上の近似信号は第２図（２）に示す如く正負
２値信号であシ、信号線１０３に生ずる差信号は第２図
（３）のようになる。この差信号は次に積分回路１２０
に於て積分され第２図（３）の如き積分値を信号線１０
４に生ずる。２値量子化回路１３０では信号線１０４上
の積分値の極性を判定し、その判定結果のΔΣ符号を信
号線ｌＯ５上に出力する。このΔΣ符号は次のサンプル
点に於ける近似信号として用いられるため遅延回路１４
０に与えられる。第２図（５）が第２図（４）に示す積
分値の極性を判定して得られるΔΣ符号であり、第２図
（２）の近似信号に対し１サンプル分だけ進んでいる。
信号線１０５上に得られるΔΣ符号列は入力信号振幅に
応じたパルス密度を有しておシ、この符号列を低域通過
フィルタ（ＬＰＦ）に通せば元のアナログ波形の復号信
号が得られる。このＬＰＦをディジタルフィルタで実現
すれば、ΔΣ符号をＬＰＦに通した後の出力は元のアナ
ログ波形の復号波形に対応するＰＣＭ（パルス符号変調
）信号が得られることになる。
応じたパルス密度を有しておシ、この符号列を低域通過
フィルタ（ＬＰＦ）に通せば元のアナログ波形の復号信
号が得られる。このＬＰＦをディジタルフィルタで実現
すれば、ΔΣ符号をＬＰＦに通した後の出力は元のアナ
ログ波形の復号波形に対応するＰＣＭ（パルス符号変調
）信号が得られることになる。
上記の事を数式的に示すと次のようになる。すなわち、
信号線１０１上の入力サンプル値系列の２変換をＸ （
Ｚ）、信号線」０５上に得られる出力サンプル値系列の
Ｚ変換をＹ （Ｚ）、さらに２値量子化回路による量子
化誤差系列の２変換をＱ（６）とし、積分回路１２０の
２伝達関数を（１−３−１）−１，１サンプル遅延回路
１４０の２伝達関数をＺ−１とすれば、第１図について
の回路方程式は式（１）のようになる。
信号線１０１上の入力サンプル値系列の２変換をＸ （
Ｚ）、信号線」０５上に得られる出力サンプル値系列の
Ｚ変換をＹ （Ｚ）、さらに２値量子化回路による量子
化誤差系列の２変換をＱ（６）とし、積分回路１２０の
２伝達関数を（１−３−１）−１，１サンプル遅延回路
１４０の２伝達関数をＺ−１とすれば、第１図について
の回路方程式は式（１）のようになる。
（Ｘ（Ｚ）−Ｚ−’Ｙ（ｚ））（１−ｚ−’）−’−Ｙ
ＣＺ）−Ｑ（Ｚ） （１５式（１）をＹ（２）について
解けば ｙ（ｚ）−ｘ（ｚ）＋（１−Ｚ ’ ） Ｑ（Ｚ） （
２）となり、出力信号Ｙ （Ｚ）は入力信号Ｘ （Ｚ）
に量子化誤差Ｑ （Ｚ）の（１−１１）倍が加算された
ものであることがわかる。量子化誤差Ｑ （ｚ）の周波
数スペクトラムは平坦であるが（１−Ｚ”）なる２伝達
関数によってスペクトラム整形を受ける。Ｚ＝ｅｊωＴ
であるから１（１−Ｚ ’ ）ｌｚ＝ ｅ ｊωＴは低
域周波数成分を圧縮し高域（１／２Ｔ迄）周波数成分を
持ち、上げる特性をもつことがわかる。
ＣＺ）−Ｑ（Ｚ） （１５式（１）をＹ（２）について
解けば ｙ（ｚ）−ｘ（ｚ）＋（１−Ｚ ’ ） Ｑ（Ｚ） （
２）となり、出力信号Ｙ （Ｚ）は入力信号Ｘ （Ｚ）
に量子化誤差Ｑ （Ｚ）の（１−１１）倍が加算された
ものであることがわかる。量子化誤差Ｑ （ｚ）の周波
数スペクトラムは平坦であるが（１−Ｚ”）なる２伝達
関数によってスペクトラム整形を受ける。Ｚ＝ｅｊωＴ
であるから１（１−Ｚ ’ ）ｌｚ＝ ｅ ｊωＴは低
域周波数成分を圧縮し高域（１／２Ｔ迄）周波数成分を
持ち、上げる特性をもつことがわかる。
したがって、このようなΔΣ変調器はいわゆるオーバサ
ンプル形ＡＤ変換器の初段符号器として用いるのに適し
ている。オーバサンプル形人り変換器では、アナログ信
号をまず初段符号器によってそのアナログ信号のナイキ
スト・レートよシはるかに高いサンプリング周波数で符
号化し、その符号化出力をディジタルＬＰＦに通して帯
域制限した後ナイキストレートで再サンプリングする。
ンプル形ＡＤ変換器の初段符号器として用いるのに適し
ている。オーバサンプル形人り変換器では、アナログ信
号をまず初段符号器によってそのアナログ信号のナイキ
スト・レートよシはるかに高いサンプリング周波数で符
号化し、その符号化出力をディジタルＬＰＦに通して帯
域制限した後ナイキストレートで再サンプリングする。
ディジタルフィルタ内部では１サンプルを高精度、例え
ば１６ビツトとか２４ビツト、で表現しておムこれに２
値ΔΣ符号を入力すると式（２）のうちＸ（２）と（１
−Ｚ−１’） Ｑ（Ｚ）の帯域内成分の和に相当するサ
ンプル値のディジタル表現が得られる。前述のとと＜
（１−Ｚ−１）の周波数特性は低域を圧縮する形である
ので、ΔΣ符号器のサンプリング周波数に比ベディジタ
ルＬＰＦの帯域が小さければ小さい程帯域内に落ち込む
量子化雑音電力は小さくなる。まだディジタ＃ＬＰＦの
出力で帯域外の電力成分は十分減衰されているので、こ
の出力信号を再度サンプリングしてサンプリング周波数
を低滅することができる。以上の操作によって２値のΔ
Σ符号から高精度のＡＤ変換符号出力が得られる。
ば１６ビツトとか２４ビツト、で表現しておムこれに２
値ΔΣ符号を入力すると式（２）のうちＸ（２）と（１
−Ｚ−１’） Ｑ（Ｚ）の帯域内成分の和に相当するサ
ンプル値のディジタル表現が得られる。前述のとと＜
（１−Ｚ−１）の周波数特性は低域を圧縮する形である
ので、ΔΣ符号器のサンプリング周波数に比ベディジタ
ルＬＰＦの帯域が小さければ小さい程帯域内に落ち込む
量子化雑音電力は小さくなる。まだディジタ＃ＬＰＦの
出力で帯域外の電力成分は十分減衰されているので、こ
の出力信号を再度サンプリングしてサンプリング周波数
を低滅することができる。以上の操作によって２値のΔ
Σ符号から高精度のＡＤ変換符号出力が得られる。
このようなオーバサンプル符号化では、構成の簡単なΔ
Σ変調器でアナログ信号をまずディジタル化しその後の
処理を全てディジタルに行なって高精度な符号化出力を
得ているため、高精度化が図シ易いこととＬＳＩ化に適
すること、ＬＳＩ化による消費電力の低減とコストの減
少が可能になる等の特徴が得られる。
Σ変調器でアナログ信号をまずディジタル化しその後の
処理を全てディジタルに行なって高精度な符号化出力を
得ているため、高精度化が図シ易いこととＬＳＩ化に適
すること、ＬＳＩ化による消費電力の低減とコストの減
少が可能になる等の特徴が得られる。
しかしその反面最終的な符号器として所望のサンプリン
グ速度で所望の符号化精度を得るためには、初段符号器
であるΔΣ変調器の動作速度は相当高くなる。この初段
符号器のサンプリング速度が低くできればそれだけＬＳ
Ｉ等の実現が楽になる。
グ速度で所望の符号化精度を得るためには、初段符号器
であるΔΣ変調器の動作速度は相当高くなる。この初段
符号器のサンプリング速度が低くできればそれだけＬＳ
Ｉ等の実現が楽になる。
第３図はこのような初段符号器のサンプリング速度の低
減が可能な２次ΔΣ変調器の原理的な構成を示すブロッ
ク図である。第３図に於ける参照数字３０１ 、３ｏ２
．３０３ 、３０４ 、３０５ 、３１０ 、３２０
。
減が可能な２次ΔΣ変調器の原理的な構成を示すブロッ
ク図である。第３図に於ける参照数字３０１ 、３ｏ２
．３０３ 、３０４ 、３０５ 、３１０ 、３２０
。
３３０ 、３４０は第１図に於ける参照数字１０１ 、
１０２ 。
１０２ 。
１０３ 、１０４ 、１０５ 、１１０ 、１２０ 、
１３０ 、１４０にそれぞれ対応している。すなわち、
第３図の２次ΔΣ変調器では第１図で説明したΔΣ変調
器に対し、差分回路３５０と積分回路３６０が追加され
ている。
１３０ 、１４０にそれぞれ対応している。すなわち、
第３図の２次ΔΣ変調器では第１図で説明したΔΣ変調
器に対し、差分回路３５０と積分回路３６０が追加され
ている。
第３図の２次ΔΣ変調器の動作は第４図に示す通シであ
る。すなわち、第４図（１）に示す如き入力信号が信号
線３０１に与えられると、差分回路３１０に於てこれと
第４図（２）のΔΣ符号の差分がとられ第４図（３）の
如き差信号が信号線３０３に得られる。第３図の積分回
路３２０ではこの差信号を積分し第４図（４）の如き積
分結果を信号線３０４に生じさせるから、次に差分回路
３５０に於てこれと第４図（２）のΔΣ符号の差分がと
られ第４図（５）の如き差信号が信号線３０６上に得ら
れ、これが積分回路３６０で積分され信号線３０７に第
４図（６）の如き波形を生じせしめる。２値量子化回路
３３０では信号線３０７上の信号の正負を判定して第４
図（力に示すΔΣ符号を信号線３０５上に出力する。こ
のΔΣ符号は次のサンプル点に於ける近似信号として用
いられるため遅延回路３４０に与えられる。
る。すなわち、第４図（１）に示す如き入力信号が信号
線３０１に与えられると、差分回路３１０に於てこれと
第４図（２）のΔΣ符号の差分がとられ第４図（３）の
如き差信号が信号線３０３に得られる。第３図の積分回
路３２０ではこの差信号を積分し第４図（４）の如き積
分結果を信号線３０４に生じさせるから、次に差分回路
３５０に於てこれと第４図（２）のΔΣ符号の差分がと
られ第４図（５）の如き差信号が信号線３０６上に得ら
れ、これが積分回路３６０で積分され信号線３０７に第
４図（６）の如き波形を生じせしめる。２値量子化回路
３３０では信号線３０７上の信号の正負を判定して第４
図（力に示すΔΣ符号を信号線３０５上に出力する。こ
のΔΣ符号は次のサンプル点に於ける近似信号として用
いられるため遅延回路３４０に与えられる。
第１図の回路についての場合と同様に、信号線３０１上
の入力サンプル値系列のＺ変換をＸ （Ｚ）、信号線３
０５上に得られる出力サンプル値系列のＺ変換をＹ（Ｚ
）、２値量子化回路３３０による量子化誤差系列のＺ変
換をＱ （Ｚ）、積分回路３２０及び３３０のＺ伝達関
数を（ｉ−ｚ−＋）−１さらに遅延回路３４０の２伝達
関数を２−１とすると、第３図についての回路方程式と
して次式が得られる。
の入力サンプル値系列のＺ変換をＸ （Ｚ）、信号線３
０５上に得られる出力サンプル値系列のＺ変換をＹ（Ｚ
）、２値量子化回路３３０による量子化誤差系列のＺ変
換をＱ （Ｚ）、積分回路３２０及び３３０のＺ伝達関
数を（ｉ−ｚ−＋）−１さらに遅延回路３４０の２伝達
関数を２−１とすると、第３図についての回路方程式と
して次式が得られる。
（（ｘ（ｚ）−Ｚ−ＩＹ（Ｚ））（１−２−１） −ｚ
−＋ｙ（ｚ））Ｘ（１−Ｚ ”−” ）−’ ＝ Ｙ（
Ｚ） −Ｑ（Ｚ） （３）式（３）をｙ （ｚ）につい
て解けば Ｙ（Ｚ）−Ｘ（Ｚ）＋ （１−Ｚ −１）２Ｑ（Ｚ）
（４）となる。式（４）を式（２）と比べるとＱ （Ｚ
）に乗じられる２伝達関数が（１−Ｚ−１）（７）代り
に（１−Ｚ−１）２になっている。（１−Ｚ−１）と（
１−Ｚ−１）”の振幅周波数特性はそれぞれｌ １−ｅ
’Ｊ”Ｔ１と１（１−εｊωＴｉ＋であるから、低周波
領域の圧縮度は後者の方がはるかに大きく、シたがって
２次ΔΣ符号器を１次ΔΣ符号器と同一のオーバサンプ
ル周波数で動作させだ場合、２次ΔΣ符号器の信号帯雑
音比はよシ大きくできるし、逆に同一の信号帯雑音比を
得るためには２次ΔΣ符号器の方が低いオーバサンプル
周波数ですむことになる。したがって２次ΔΣ変調器を
用いると、１次ΔΣ変調器に比ベオーバサンプル形ＡＤ
変換器の実現、特にＬＳＩによる実現が容易になるとと
がわかる。
−＋ｙ（ｚ））Ｘ（１−Ｚ ”−” ）−’ ＝ Ｙ（
Ｚ） −Ｑ（Ｚ） （３）式（３）をｙ （ｚ）につい
て解けば Ｙ（Ｚ）−Ｘ（Ｚ）＋ （１−Ｚ −１）２Ｑ（Ｚ）
（４）となる。式（４）を式（２）と比べるとＱ （Ｚ
）に乗じられる２伝達関数が（１−Ｚ−１）（７）代り
に（１−Ｚ−１）２になっている。（１−Ｚ−１）と（
１−Ｚ−１）”の振幅周波数特性はそれぞれｌ １−ｅ
’Ｊ”Ｔ１と１（１−εｊωＴｉ＋であるから、低周波
領域の圧縮度は後者の方がはるかに大きく、シたがって
２次ΔΣ符号器を１次ΔΣ符号器と同一のオーバサンプ
ル周波数で動作させだ場合、２次ΔΣ符号器の信号帯雑
音比はよシ大きくできるし、逆に同一の信号帯雑音比を
得るためには２次ΔΣ符号器の方が低いオーバサンプル
周波数ですむことになる。したがって２次ΔΣ変調器を
用いると、１次ΔΣ変調器に比ベオーバサンプル形ＡＤ
変換器の実現、特にＬＳＩによる実現が容易になるとと
がわかる。
しかしながら、このような２次ΔΣ変調器を用いだオー
バサンプル形ＡＤ変換器を実際にＬＳＩ化するためには
、初段符号器である２次ΔΣ変調器自体が高精度化し易
く、且つＬＳＩ化に適したものでなければならない。と
ころで従来技術で２次ΔΣ変調器を実現しようとする場
合には、第３図に於ける積分器３２０及び３６０の高精
度な実現や差分回路３１０及び３５０へ入力する近似信
号を正確且つ安定に生成する方法に問題があった。すな
わち、積分回路を抵抗とキャパシタの組合せで実現する
と積分回路の時定数が抵抗とキャパシタの絶対値に依存
するため、第３図の説明で用いたような理想積分器の実
現ができないこと、理想積分の近似である漏洩積分器を
実現するとしても所望の抵抗値やキャパシタの値がＬＳ
Ｉ内での実現上困難外程大きくなること等の問題があっ
た。またＬＳＩ内で抵抗値とキャパシタの値を精密に制
御することが難しく、個々の符号器間の特性にバラツキ
を生ずる等の問題があった。さらに差分回路に入力する
近似信号に対してその２レベルが個々の符号器でバラツ
キを持たぬこと、温度等環境条件の変化によって変動し
ないこと等が要求される。
バサンプル形ＡＤ変換器を実際にＬＳＩ化するためには
、初段符号器である２次ΔΣ変調器自体が高精度化し易
く、且つＬＳＩ化に適したものでなければならない。と
ころで従来技術で２次ΔΣ変調器を実現しようとする場
合には、第３図に於ける積分器３２０及び３６０の高精
度な実現や差分回路３１０及び３５０へ入力する近似信
号を正確且つ安定に生成する方法に問題があった。すな
わち、積分回路を抵抗とキャパシタの組合せで実現する
と積分回路の時定数が抵抗とキャパシタの絶対値に依存
するため、第３図の説明で用いたような理想積分器の実
現ができないこと、理想積分の近似である漏洩積分器を
実現するとしても所望の抵抗値やキャパシタの値がＬＳ
Ｉ内での実現上困難外程大きくなること等の問題があっ
た。またＬＳＩ内で抵抗値とキャパシタの値を精密に制
御することが難しく、個々の符号器間の特性にバラツキ
を生ずる等の問題があった。さらに差分回路に入力する
近似信号に対してその２レベルが個々の符号器でバラツ
キを持たぬこと、温度等環境条件の変化によって変動し
ないこと等が要求される。
本発明はこのような要求を満足し得る新しい２次ΔΣ変
調器を提供することを目的とする。
調器を提供することを目的とする。
本発明によれば、キャパシタによる負帰還を施されたオ
ペアンプによる第１及び第２の積分回路と、第２の積分
回路の出力を受ける２値量子化回路と、入力端子と第１
の積分回路を結びアナログ入力振幅に比例しだ電荷を第
１の積分回路の帰還キャパシタに移す第１のスイッチ付
キャパシタ回路と、基準電圧源と第１の積分回路を結び
基準電圧に比例した第１の基準電荷を第１の積分回路の
帰還キャパシタに移す第２のスイッチ付キャパシタ回路
と、前記基準電圧源と第１の積分回路を結び前記基準電
圧に比例するも前記第１の基準電荷とは異なる大きさで
異なる極性の第２の基準電荷を第１の積分回路の帰還キ
ャパシタに移す第３のスイッチ付キャパシタ回路と、第
１の積分回路と第２の積分回路を結び第１の積分回路の
出力振幅に比例しだ電荷を第２の積分回路の帰還キャパ
シタに移す第４のスイッチ付キャパシタ回路と、前記基
準電圧源と第２の積分回路を結び前記基準電圧に比例し
た第３の基準電荷を第２の積分回路の帰還キャパシタに
移す第５のスイッチ付キャパシタ回路と、前記基準電圧
源と第２の積分回路を結び前記基準電圧に比例するも前
記第３の基準電荷とは異なる大きさで異なる極性の第４
の基準電荷を第２の積分回路の帰還キャパシタに移す第
６のスイッチ付キャパシタ回路と、前記２値量子化回路
の出力に応じて前記第１及び第３の基準電荷の前記第１
及び第２の積分回路の帰還キャパシタへの転送を制御す
る手段とによシ構成された２次デルタ・シグマ変調器が
得られる。
ペアンプによる第１及び第２の積分回路と、第２の積分
回路の出力を受ける２値量子化回路と、入力端子と第１
の積分回路を結びアナログ入力振幅に比例しだ電荷を第
１の積分回路の帰還キャパシタに移す第１のスイッチ付
キャパシタ回路と、基準電圧源と第１の積分回路を結び
基準電圧に比例した第１の基準電荷を第１の積分回路の
帰還キャパシタに移す第２のスイッチ付キャパシタ回路
と、前記基準電圧源と第１の積分回路を結び前記基準電
圧に比例するも前記第１の基準電荷とは異なる大きさで
異なる極性の第２の基準電荷を第１の積分回路の帰還キ
ャパシタに移す第３のスイッチ付キャパシタ回路と、第
１の積分回路と第２の積分回路を結び第１の積分回路の
出力振幅に比例しだ電荷を第２の積分回路の帰還キャパ
シタに移す第４のスイッチ付キャパシタ回路と、前記基
準電圧源と第２の積分回路を結び前記基準電圧に比例し
た第３の基準電荷を第２の積分回路の帰還キャパシタに
移す第５のスイッチ付キャパシタ回路と、前記基準電圧
源と第２の積分回路を結び前記基準電圧に比例するも前
記第３の基準電荷とは異なる大きさで異なる極性の第４
の基準電荷を第２の積分回路の帰還キャパシタに移す第
６のスイッチ付キャパシタ回路と、前記２値量子化回路
の出力に応じて前記第１及び第３の基準電荷の前記第１
及び第２の積分回路の帰還キャパシタへの転送を制御す
る手段とによシ構成された２次デルタ・シグマ変調器が
得られる。
第５図は本発明による２次ΔΣ変調器の一実施例を示す
図である。端子５０１に入力アナログ信号、端子５０２
に基準電圧、端子５０３に第１のクロックパルスφ１、
端子５０４に第２のクロックツくルスφ２が与えられ、
端子５０５にΔΣ符号が出力される。
図である。端子５０１に入力アナログ信号、端子５０２
に基準電圧、端子５０３に第１のクロックパルスφ１、
端子５０４に第２のクロックツくルスφ２が与えられ、
端子５０５にΔΣ符号が出力される。
本発明の２次ΔΣ変調器は、スイッチ５１１． ５１２
゜５１３、５１４とキャパシタＣ１からなる第１のスイ
ッチ付キャパシタ回路と、スイッチ５１５ 、５１６
、５１７ 。
゜５１３、５１４とキャパシタＣ１からなる第１のスイ
ッチ付キャパシタ回路と、スイッチ５１５ 、５１６
、５１７ 。
５１８とキャパシタＣ２からなる第２のスイッチ付キャ
パシタ回路と、スイッチ５１９ 、５２０ 、５２１
、５２２とキャパシタＣ３からなる第３のスイッチ付キ
ャノくシタ回路と、オペアンプ５４０とキャパシタＣ２
からなる第１の積分回路と、スイッチ５２３ 、５２４
、５２５゜５２６とキャパシタＣ６からなる第４のス
イッチ付キャパシタ回路と、スイッチ５２７ 、５２８
．５２９ 、５３０とキャパシタＣ６からなる第５のス
イッチ付キャノくシタ回路と、スイッチ５３１ 、５３
２ 、５３３ 、５３４とキャパシタＣ７からなる第６
のスイッチ付キャノくシタ回路と、オペアンプ５５０と
キャパシタＣ８からなる第２の積分回路と、２値量子化
回路５６０と、ＡＮＤ回路５７０とにより構成されてい
る。
パシタ回路と、スイッチ５１９ 、５２０ 、５２１
、５２２とキャパシタＣ３からなる第３のスイッチ付キ
ャノくシタ回路と、オペアンプ５４０とキャパシタＣ２
からなる第１の積分回路と、スイッチ５２３ 、５２４
、５２５゜５２６とキャパシタＣ６からなる第４のス
イッチ付キャパシタ回路と、スイッチ５２７ 、５２８
．５２９ 、５３０とキャパシタＣ６からなる第５のス
イッチ付キャノくシタ回路と、スイッチ５３１ 、５３
２ 、５３３ 、５３４とキャパシタＣ７からなる第６
のスイッチ付キャノくシタ回路と、オペアンプ５５０と
キャパシタＣ８からなる第２の積分回路と、２値量子化
回路５６０と、ＡＮＤ回路５７０とにより構成されてい
る。
Ｓ１スイツチ５１１ 、５１２ 、５１５ 、５１６
、５１９ 。
、５１９ 。
５２０ 、５２３ 、５２４ 、５２７ 、５２８ 、
５３１ 、５３２は第６図〆に示す第１のクロックパル
スφ１によって開閉制御される伝達ゲートであシ、第６
図ｙに示すτ０の区間に於て導通し残シのＴ−τ。の区
間で非導通である。Ｓ２スイツチ５１３ 、５１４ 、
５２１．５２２゜５２５、５２６ 、５３３ 、５３４
は第６図、−に示す第２のクロックパルスφ２によって
開閉制御される伝達ゲ１スイッチと８２スイツチが同時
に導通すること開閉制御される伝達ゲートであり、２値
量子化回路５６０の出力力−１″であるかぎシφ２のタ
イミングで動作（８２スイツチと同様に動作）シ、２値
量子化回路５６０の出力が０″であると非導通のままで
ある。
５３１ 、５３２は第６図〆に示す第１のクロックパル
スφ１によって開閉制御される伝達ゲートであシ、第６
図ｙに示すτ０の区間に於て導通し残シのＴ−τ。の区
間で非導通である。Ｓ２スイツチ５１３ 、５１４ 、
５２１．５２２゜５２５、５２６ 、５３３ 、５３４
は第６図、−に示す第２のクロックパルスφ２によって
開閉制御される伝達ゲ１スイッチと８２スイツチが同時
に導通すること開閉制御される伝達ゲートであり、２値
量子化回路５６０の出力力−１″であるかぎシφ２のタ
イミングで動作（８２スイツチと同様に動作）シ、２値
量子化回路５６０の出力が０″であると非導通のままで
ある。
第２のスイッチ付キャパシタ回路と第３のスイッチ付キ
ャパシタ回路の組合せによシ第１の近似信号が作られ、
第５のスイッチ付キャパシタ回路と第６のスイッチ付キ
ャパシタ回路の組合せによシ第２の近似信号が作られる
。第２の近似信号は第１の近似信号の符号（極性）を反
転したものに等しい。第１の近似信号は、第２のスイッ
チ付キャパシタ回路に於て作られる２単位振幅の単極性
の２値信号に第３のスイッチ付キャパシタ回路で作られ
る１単位振幅の固定バイアス分を差引くことによって、
±１１単振幅の両極性２値信号となっている。第２の近
似信号の発生も極性が異なるだけで基本的には同一で、
２単位振幅の単極性２値信号から１単位振幅の固定バイ
アスを差引いて±１１単振幅の両極性２値信号が得られ
る。
ャパシタ回路の組合せによシ第１の近似信号が作られ、
第５のスイッチ付キャパシタ回路と第６のスイッチ付キ
ャパシタ回路の組合せによシ第２の近似信号が作られる
。第２の近似信号は第１の近似信号の符号（極性）を反
転したものに等しい。第１の近似信号は、第２のスイッ
チ付キャパシタ回路に於て作られる２単位振幅の単極性
の２値信号に第３のスイッチ付キャパシタ回路で作られ
る１単位振幅の固定バイアス分を差引くことによって、
±１１単振幅の両極性２値信号となっている。第２の近
似信号の発生も極性が異なるだけで基本的には同一で、
２単位振幅の単極性２値信号から１単位振幅の固定バイ
アスを差引いて±１１単振幅の両極性２値信号が得られ
る。
まずφ１が”１”の状態における第５図の回路の動作を
考える。このとき第１のスイッチ付キャパシタ回路に於
てはＳ１スー（ツチ５１１ 、５１２は導通しＳ２スイ
ツチ５１３ 、５１４は非導通であるから、キャパシタ
Ｃ１には端子５０１に与えられるアナログ入力電圧Ｖ
（ｔ）によってＶ（ｔ）・Ｃ１なる電荷が流入する。キ
ャパシタＣ１に蓄えられる電荷はＶ （ｔ）の変化に伴
なって変動するが、パルスφ１が１″から“０”に変化
するとその変化する直前の入力電圧Ｖ（ｔｌ）が蓄えら
れることになる。すなわち、この回路はパルスφ１が１
”から”０”に変化する時点の入力信号をサンプルしホ
ールドするだめのものである。
考える。このとき第１のスイッチ付キャパシタ回路に於
てはＳ１スー（ツチ５１１ 、５１２は導通しＳ２スイ
ツチ５１３ 、５１４は非導通であるから、キャパシタ
Ｃ１には端子５０１に与えられるアナログ入力電圧Ｖ
（ｔ）によってＶ（ｔ）・Ｃ１なる電荷が流入する。キ
ャパシタＣ１に蓄えられる電荷はＶ （ｔ）の変化に伴
なって変動するが、パルスφ１が１″から“０”に変化
するとその変化する直前の入力電圧Ｖ（ｔｌ）が蓄えら
れることになる。すなわち、この回路はパルスφ１が１
”から”０”に変化する時点の入力信号をサンプルしホ
ールドするだめのものである。
このとき第２のスイッチ付キャパシタ回路ではＳ１スイ
ツチ５１５ 、５１６が導通しＳ ２’スイツチ５１７
、５１８は非導通であるから、キャパシタＣ２の両端
は短絡され電荷は０になっている。−力筒３のスイッチ
付キャパシタ回路では、Ｓ１スイツチ５１９ 、５２０
が導通し、Ｓ２スイツチ５２１ 、５２２が保持する。
ツチ５１５ 、５１６が導通しＳ ２’スイツチ５１７
、５１８は非導通であるから、キャパシタＣ２の両端
は短絡され電荷は０になっている。−力筒３のスイッチ
付キャパシタ回路では、Ｓ１スイツチ５１９ 、５２０
が導通し、Ｓ２スイツチ５２１ 、５２２が保持する。
以下同様にして、第４のスイッチ付キャパシタ回路では
キャパシタＣ３の電荷は０に放電され、第５のスイッチ
付キャパシタ回路ではキャパシタＣ６が基準電圧Ｅに充
電されＥＣ６なる電荷を保持し、第６のスイッチ付キャ
パシタ回路ではキャパシタＣ７の電荷は放電されＯにな
る。
キャパシタＣ３の電荷は０に放電され、第５のスイッチ
付キャパシタ回路ではキャパシタＣ６が基準電圧Ｅに充
電されＥＣ６なる電荷を保持し、第６のスイッチ付キャ
パシタ回路ではキャパシタＣ７の電荷は放電されＯにな
る。
次にφ２が１″になった状態を考える。このとき全ての
８２スイツチが導通し、全ての８１スイツチは非導通と
なる。Ｓ ２’スイツチはΔΣ符号出力が１ｎであれば
導通し”０”のときには非導通となる。
８２スイツチが導通し、全ての８１スイツチは非導通と
なる。Ｓ ２’スイツチはΔΣ符号出力が１ｎであれば
導通し”０”のときには非導通となる。
オペアンプ５４０の負側入力はキャパシタＣ４による負
帰還によシ仮想接地点となシミ位はＯであるので、Ｓ２
スイツチ５１３ 、５１４の導通によシキャパシタＣ１
に蓄えられた電荷Ｖ（ｔｌ）・Ｃ１を０に放電するだめ
の電流が流れる。この電流はキャパシタＣ２を通って流
れるので、結局Ｃ１に蓄えられた電荷はキャパシタＣ４
に移動することになる。したがってキャパシタＣ１の放
電が完了した時点ではオペアンプ５４０の出力にＶ（ｔ
ｌ）・ｃ、、’ｃ 、なる電圧変化が生じる。このとき
更にキャパシタｃ２及びＣ８から近似信号としての電流
がオペアンプ５４０の負側入力に流入する。今もしΔΣ
符号出力が”１”で８２’スイツチ５１７ 、５１８が
導通しだとすると、キセノくシタＣ９の雷益は冊ネ刀の
０の欣盲Ｆ３≠為らＥ・Ｃ７に向けて急速に充電され、
そのときの充電電流がキャパシタＣ４に流れ、充電完了
時点に於てオペアンプ５４０に−Ｂ Ｃ２／ Ｃ４ｉる
電圧を化を生じる。もご； ちるんΔΣ符号出力が”０”Ｗあればこの電圧変化は０
である。一方キャパシタｃ３からはΔΣ符号の状態に無
関係に電荷ＥＣ３を放電するための電流がキャパシタＣ
６に流れ、放電完了時点に於てオペアンプ５４０の出力
にＥ Ｃ，／Ｃ，なる蹴圧袈化を生じせしめる。ここで
Ｃ２＝２×Ｃ３と仮定した上で以上をまとめると、オペ
アンプ５４０出力に於ける電圧変化は次のようになる。
帰還によシ仮想接地点となシミ位はＯであるので、Ｓ２
スイツチ５１３ 、５１４の導通によシキャパシタＣ１
に蓄えられた電荷Ｖ（ｔｌ）・Ｃ１を０に放電するだめ
の電流が流れる。この電流はキャパシタＣ２を通って流
れるので、結局Ｃ１に蓄えられた電荷はキャパシタＣ４
に移動することになる。したがってキャパシタＣ１の放
電が完了した時点ではオペアンプ５４０の出力にＶ（ｔ
ｌ）・ｃ、、’ｃ 、なる電圧変化が生じる。このとき
更にキャパシタｃ２及びＣ８から近似信号としての電流
がオペアンプ５４０の負側入力に流入する。今もしΔΣ
符号出力が”１”で８２’スイツチ５１７ 、５１８が
導通しだとすると、キセノくシタＣ９の雷益は冊ネ刀の
０の欣盲Ｆ３≠為らＥ・Ｃ７に向けて急速に充電され、
そのときの充電電流がキャパシタＣ４に流れ、充電完了
時点に於てオペアンプ５４０に−Ｂ Ｃ２／ Ｃ４ｉる
電圧を化を生じる。もご； ちるんΔΣ符号出力が”０”Ｗあればこの電圧変化は０
である。一方キャパシタｃ３からはΔΣ符号の状態に無
関係に電荷ＥＣ３を放電するための電流がキャパシタＣ
６に流れ、放電完了時点に於てオペアンプ５４０の出力
にＥ Ｃ，／Ｃ，なる蹴圧袈化を生じせしめる。ここで
Ｃ２＝２×Ｃ３と仮定した上で以上をまとめると、オペ
アンプ５４０出力に於ける電圧変化は次のようになる。
ΔΣ符号−“Ｏ”のとき
Ｖ（Ｌ＋）Ｃｔ／Ｃ４＋ ＰＣ８／Ｃ４（５）ΔΣ符号
−”１”のとき ｖ（ｔｌ）ｃ＋／ｃ４ＥＣ３／Ｃ４（６）すなわち、第
３図の差分回路３１０に於ける入力信号と近似信号の差
信号計算が行なわれている。なお式（５）、（６）はオ
ペアンプの出力電圧変化分のみを示しておシ、オペアン
プ出力はこの変化分の累積、すなわち第３図の積分回路
３２０の動作を行なっている。
−”１”のとき ｖ（ｔｌ）ｃ＋／ｃ４ＥＣ３／Ｃ４（６）すなわち、第
３図の差分回路３１０に於ける入力信号と近似信号の差
信号計算が行なわれている。なお式（５）、（６）はオ
ペアンプの出力電圧変化分のみを示しておシ、オペアン
プ出力はこの変化分の累積、すなわち第３図の積分回路
３２０の動作を行なっている。
このとき同時に第４．第５及び第６のスイッチ付キャパ
シタ回路とオペアンプ５５０では第３′図の差分回路３
５０と積分回路３６０の動作を行なう。すなわち、オペ
アンプ５４０の出力電圧をＷ（ｔ）とすると、キャパシ
タＣ４ｌはＷ（ｔ）に充電されこの充電電流がキャパシ
タＣ８を通って流れることによシオベアンプ５５０の出
力に−Ｗ（ｔ）・Ｃ５／ＣＭなる電圧変化を生じせしめ
る。このとき第５のスイッチ付キャパシタ回路からはΔ
Σ符号が”０”のときはｏ１ΔΣ符号が”１”のときは
キャパシタＣ０の電荷ＥＣ。
シタ回路とオペアンプ５５０では第３′図の差分回路３
５０と積分回路３６０の動作を行なう。すなわち、オペ
アンプ５４０の出力電圧をＷ（ｔ）とすると、キャパシ
タＣ４ｌはＷ（ｔ）に充電されこの充電電流がキャパシ
タＣ８を通って流れることによシオベアンプ５５０の出
力に−Ｗ（ｔ）・Ｃ５／ＣＭなる電圧変化を生じせしめ
る。このとき第５のスイッチ付キャパシタ回路からはΔ
Σ符号が”０”のときはｏ１ΔΣ符号が”１”のときは
キャパシタＣ０の電荷ＥＣ。
を放電する電流がキャパシタＣ８を通じて流れる。
また第６のスイッチ付キャパシタ回路からはキャパシタ
Ｃ９を電圧Ｅに充電する電流がキャパシタｃ７を通じて
流れる。この結果オペアンプ５５０の出力に於ける電圧
変化はφ２が１”から”０”に変化する時点（ｚ＝ｔ、
）で次のようになる。但しＣ，＝２ＸＣ，とする。
Ｃ９を電圧Ｅに充電する電流がキャパシタｃ７を通じて
流れる。この結果オペアンプ５５０の出力に於ける電圧
変化はφ２が１”から”０”に変化する時点（ｚ＝ｔ、
）で次のようになる。但しＣ，＝２ＸＣ，とする。
ΔΣ符号芒“０″のとき
Ｗ（ｔｚ ）Ｃｓ／Ｃａ ＥＣｔ／Ｃｏ （力ΔΣ符号
＝”１”のとき −Ｗ（ｔ２）Ｃ５／Ｃ８＋ＥＣ？／Ｃ１ｌ （ｓ）この
両式とも（−１）倍してみると明らかなように、第４、
第５、第６のスイッチ付キャ゛バシタ回路とオペアンプ
５５０が第３図の差分回路３５０と積分回路３６０の動
作を行なっている。
＝”１”のとき −Ｗ（ｔ２）Ｃ５／Ｃ８＋ＥＣ？／Ｃ１ｌ （ｓ）この
両式とも（−１）倍してみると明らかなように、第４、
第５、第６のスイッチ付キャ゛バシタ回路とオペアンプ
５５０が第３図の差分回路３５０と積分回路３６０の動
作を行なっている。
次にφ２が“０”に変化すると、キャパシタＣＩ。
Ｃ２，Ｃ３はオペアンプ５４０から、またキャパシタｃ
、。
、。
Ｃ６ｙＣ７はオペアンプ５５０から、それぞれ分離され
るので、オペアンプ５４０と５５０はそれぞれφ２が“
０”になる直前の出力電圧を次に再びφ２が”１”にな
る迄保持することになる。２値量子化回路５６０ではφ
１が１”になる時点でオペアンプ５５０の出力の正負を
判定し、負であればΔΣ符号として１”、正であればΔ
Σ符号として“０″を出力する。このΔΣ符号がＡ、
Ｎ Ｄ回路５７０に加えられ、次のサンプル時点におけ
るφ２′の値、したがって近似信号の極性を決定するこ
とになる。すなわち第３図における１サンプル遅延回路
の役割は２値量子化回路５６０に於けるクロックφ１に
よるサンプリング動作によって等測的に果たされている
。
るので、オペアンプ５４０と５５０はそれぞれφ２が“
０”になる直前の出力電圧を次に再びφ２が”１”にな
る迄保持することになる。２値量子化回路５６０ではφ
１が１”になる時点でオペアンプ５５０の出力の正負を
判定し、負であればΔΣ符号として１”、正であればΔ
Σ符号として“０″を出力する。このΔΣ符号がＡ、
Ｎ Ｄ回路５７０に加えられ、次のサンプル時点におけ
るφ２′の値、したがって近似信号の極性を決定するこ
とになる。すなわち第３図における１サンプル遅延回路
の役割は２値量子化回路５６０に於けるクロックφ１に
よるサンプリング動作によって等測的に果たされている
。
またオペラアンプ５４０と５５０を結ぶ第４のスイッチ
付キャパシタ回路は無遅延となるように構成されておシ
、ループ遅延時間を１サンプルとすることを可能にして
いる。
付キャパシタ回路は無遅延となるように構成されておシ
、ループ遅延時間を１サンプルとすることを可能にして
いる。
以上説明したように第５図の回路は、第３図で示した２
次ΔΣ変調器の原理図と等しい動作を実現する。近似信
号の発生、入力信号あるいは初段積分信号と近似信号の
差分計算、積分計算等アナログ信号に対し高精度な演算
を要求される部分が、オペアンプ、キャパシタ及びスイ
ッチにより構成され、キャパシタもその絶対値でなくそ
れらの比に注目して用いられているため、ＭＯ８枝術等
によるＬＳＩ化が容易である。また外部から与える基準
電圧源も１種類でよく、近似信号の精度はこの基準電圧
とキ゛ヤパシクＣ２とＣ３及びＣ６とＣ７の比だけで決
定され、ΔΣ符号出力パルス波形等の影響を受けない。
次ΔΣ変調器の原理図と等しい動作を実現する。近似信
号の発生、入力信号あるいは初段積分信号と近似信号の
差分計算、積分計算等アナログ信号に対し高精度な演算
を要求される部分が、オペアンプ、キャパシタ及びスイ
ッチにより構成され、キャパシタもその絶対値でなくそ
れらの比に注目して用いられているため、ＭＯ８枝術等
によるＬＳＩ化が容易である。また外部から与える基準
電圧源も１種類でよく、近似信号の精度はこの基準電圧
とキ゛ヤパシクＣ２とＣ３及びＣ６とＣ７の比だけで決
定され、ΔΣ符号出力パルス波形等の影響を受けない。
またＣ１／ Ｃ４あるいはＣ２／Ｃ４等のキャパシタ比
によって入力信号と近似信号に対するゲイン・ファクタ
ーが任意に定まるので、符号化ダイナミックレンジ（符
号化可能な最大の入力信号範囲）とは独立に基準電圧を
定めることができる特長もある。
によって入力信号と近似信号に対するゲイン・ファクタ
ーが任意に定まるので、符号化ダイナミックレンジ（符
号化可能な最大の入力信号範囲）とは独立に基準電圧を
定めることができる特長もある。
さらに抵抗を用い常時抵抗に電流を流す方法に比べ本発
明ではキャパシタの充放電を利用しているため本質的に
低消費電力化に向いている。このような特長を総合する
と本発明による２次ΔΣ変調器はＬＳＩ化に適しＬＳＩ
化によるΔΣ変調器自体の低消費電力化、低コスト化、
小形化を可能にすると共に、比較的低いサンプル周波数
で高精度化のできるオーバサンプル形ＡＤ変換器の実現
を容易にする。
明ではキャパシタの充放電を利用しているため本質的に
低消費電力化に向いている。このような特長を総合する
と本発明による２次ΔΣ変調器はＬＳＩ化に適しＬＳＩ
化によるΔΣ変調器自体の低消費電力化、低コスト化、
小形化を可能にすると共に、比較的低いサンプル周波数
で高精度化のできるオーバサンプル形ＡＤ変換器の実現
を容易にする。
なお以上の説明では入力アナログ信号をあらかじめキャ
パシタＣ１内にサンプル値として保持した後積分器に電
荷を移す方法を用いたが、スイッチ５１１を８２にスイ
ッチ５１３を８１に変える等して入力アナログ信号を直
接積分器に入力して近似信号との差をとるようにしても
よい。この場合にはクロックφ２の１”が終る時点の入
力信号がサンプルされることになる。、また第２及び第
３．あるいは第５及び第６のスイッチ付キャパシタ回路
の役割を交代させ同一の効果を得ることも可能である。
パシタＣ１内にサンプル値として保持した後積分器に電
荷を移す方法を用いたが、スイッチ５１１を８２にスイ
ッチ５１３を８１に変える等して入力アナログ信号を直
接積分器に入力して近似信号との差をとるようにしても
よい。この場合にはクロックφ２の１”が終る時点の入
力信号がサンプルされることになる。、また第２及び第
３．あるいは第５及び第６のスイッチ付キャパシタ回路
の役割を交代させ同一の効果を得ることも可能である。
さらに説明に於てＣ２−２×０３．Ｃ６＝２×０７とし
たが、Ｃ２−２×Ｃ３すε、Ｃａ ”” ２ Ｘ Ｃ？
±εと若干の偏差εを持たせた方が特性上良いこともあ
る。これらも本発明の範囲を外れるものではない。
たが、Ｃ２−２×Ｃ３すε、Ｃａ ”” ２ Ｘ Ｃ？
±εと若干の偏差εを持たせた方が特性上良いこともあ
る。これらも本発明の範囲を外れるものではない。
第３図に示す２次ΔΣ変調器の各部における動作波形を
示す図、第５図は本発明による２次ΔΣ変調器の一実施
例を示す図、第６図は第５図の動作を説明するだめの補
助タイミング図である。図において参照数字１１０ 、
３１０ 、３５０は差分回路、１２０ 、３２０ 、３
６０は積分回路、１３０ 、３３０は２値量子化回路、
１４０ 、３４０は遅延回路、５１１ 、５１２ 。 ・・・、５３３，５３４はパルスφ１．φ２．φ２′に
よって開閉制御されるスイッチ、５４０ 、５５０はオ
ペアンプ、５６０は２値量子化回路、５７０はＡＮＤ回
路をそれぞれ示す。
示す図、第５図は本発明による２次ΔΣ変調器の一実施
例を示す図、第６図は第５図の動作を説明するだめの補
助タイミング図である。図において参照数字１１０ 、
３１０ 、３５０は差分回路、１２０ 、３２０ 、３
６０は積分回路、１３０ 、３３０は２値量子化回路、
１４０ 、３４０は遅延回路、５１１ 、５１２ 。 ・・・、５３３，５３４はパルスφ１．φ２．φ２′に
よって開閉制御されるスイッチ、５４０ 、５５０はオ
ペアンプ、５６０は２値量子化回路、５７０はＡＮＤ回
路をそれぞれ示す。
Claims (1)
- キャパシタによる負帰還を施されたオペアンプによる第
１及び第２の積分回路と、第２の積分回路の出力を受け
る２値量子化回路と、入力端子と第１の積分回路を結び
アナログ入力振幅に比例しだ電荷を第１の積分回路の帰
還キャパシタに移す第１のスイッチ付キャパシタ回路と
、基準電圧源と第１の積分回路を結び基準電圧に比例し
た第１の基準電荷を第１の積分回路の帰還キャパシタに
移す第２のスイッチ付キャパシタ回路と、前記基準電圧
源と第１の積分回路を結び前記基準電圧に比例するも前
記第１の基準電荷とは異なる大きさで異なる極性の第２
の基準電荷を第１の積分回路の帰還キャパシタに移す第
３のスイッチ付キャパシタ回路と、第１の積分回路と第
２の積分回路を結び第１の積分回路の出力振幅に比例し
た電荷を第２の積分回路の帰還キャパシタに移す第４の
スイッチ付キャパシタ回路と、前記基準電圧源と第２の
積分回路を結び前記基準電圧に比例した第３の基準電荷
を第２の積分回路の帰還キャパシタに移す第５のスイッ
チ付キャパシタ回路と、前記基準電圧源と第２の積分回
路を結び前記基準電圧に比例するも前記第３の基準電荷
とは異なる大きさで異なる極性の第４の基準電荷を第２
の積分回路の帰還キャパシタに移す第６のスイッチ付キ
ャパシタ回路と、前記２値量子化回路の出力に応じて前
記第１及び第３の基準電荷の前記第１及び第２の積分回
路の帰還キャパシタへの転送を制御する手段とによシ構
成されたことを特徴とする２次デルタ・シグマ変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13902383A JPS6031315A (ja) | 1983-07-29 | 1983-07-29 | ２次デルタ・シグマ変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13902383A JPS6031315A (ja) | 1983-07-29 | 1983-07-29 | ２次デルタ・シグマ変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6031315A true JPS6031315A (ja) | 1985-02-18 |
Family
ID=15235664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13902383A Pending JPS6031315A (ja) | 1983-07-29 | 1983-07-29 | ２次デルタ・シグマ変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031315A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62225028A (ja) * | 1986-02-27 | 1987-10-03 | アルカテル・エヌ・ブイ | コンバ−タ回路 |
| FR2625346A1 (fr) * | 1987-12-23 | 1989-06-30 | Rca Licensing Corp | Agencement capacitif commute |
| JPH01204528A (ja) * | 1988-02-10 | 1989-08-17 | Fujitsu Ltd | Ａ／ｄ変換器 |
| JPH02266718A (ja) * | 1989-04-07 | 1990-10-31 | Fujitsu Ten Ltd | デルタ・シグマ変換回路 |
| US4999634A (en) * | 1989-05-08 | 1991-03-12 | Siemens Aktiengesellschaft | Integratable switched-capacitor sigma-delta modulator |
| US5057839A (en) * | 1989-05-08 | 1991-10-15 | Siemens Aktiengesellschaft | Integratable switched-capacitor sigma-delta modulator |
| JPH04229723A (ja) * | 1990-04-26 | 1992-08-19 | Hughes Aircraft Co | 高次シグマ・デルタアナログ／デジタル変換器 |
| WO1996025800A1 (fr) * | 1995-02-13 | 1996-08-22 | Hitachi, Ltd. | Convertisseur a/n du type surechantillonneur |
| JPH09205369A (ja) * | 1996-01-26 | 1997-08-05 | Nec Corp | ２次デルタシグマ変調器 |
| US7386142B2 (en) | 2004-05-27 | 2008-06-10 | Starkey Laboratories, Inc. | Method and apparatus for a hearing assistance system with adaptive bulk delay |
| US9654885B2 (en) | 2010-04-13 | 2017-05-16 | Starkey Laboratories, Inc. | Methods and apparatus for allocating feedback cancellation resources for hearing assistance devices |
-
1983
- 1983-07-29 JP JP13902383A patent/JPS6031315A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62225028A (ja) * | 1986-02-27 | 1987-10-03 | アルカテル・エヌ・ブイ | コンバ−タ回路 |
| FR2625346A1 (fr) * | 1987-12-23 | 1989-06-30 | Rca Licensing Corp | Agencement capacitif commute |
| JPH01204528A (ja) * | 1988-02-10 | 1989-08-17 | Fujitsu Ltd | Ａ／ｄ変換器 |
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| US4999634A (en) * | 1989-05-08 | 1991-03-12 | Siemens Aktiengesellschaft | Integratable switched-capacitor sigma-delta modulator |
| US5057839A (en) * | 1989-05-08 | 1991-10-15 | Siemens Aktiengesellschaft | Integratable switched-capacitor sigma-delta modulator |
| JPH04229723A (ja) * | 1990-04-26 | 1992-08-19 | Hughes Aircraft Co | 高次シグマ・デルタアナログ／デジタル変換器 |
| WO1996025800A1 (fr) * | 1995-02-13 | 1996-08-22 | Hitachi, Ltd. | Convertisseur a/n du type surechantillonneur |
| JPH09205369A (ja) * | 1996-01-26 | 1997-08-05 | Nec Corp | ２次デルタシグマ変調器 |
| US7386142B2 (en) | 2004-05-27 | 2008-06-10 | Starkey Laboratories, Inc. | Method and apparatus for a hearing assistance system with adaptive bulk delay |
| US7945066B2 (en) | 2004-05-27 | 2011-05-17 | Starkey Laboratories, Inc. | Method and apparatus for a hearing assistance system with adaptive bulk delay |
| US9654885B2 (en) | 2010-04-13 | 2017-05-16 | Starkey Laboratories, Inc. | Methods and apparatus for allocating feedback cancellation resources for hearing assistance devices |
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