JPS6030135B2 - Pcm伝送装置のa/d・d/a変換器 - Google Patents
Pcm伝送装置のa/d・d/a変換器Info
- Publication number
- JPS6030135B2 JPS6030135B2 JP54066121A JP6612179A JPS6030135B2 JP S6030135 B2 JPS6030135 B2 JP S6030135B2 JP 54066121 A JP54066121 A JP 54066121A JP 6612179 A JP6612179 A JP 6612179A JP S6030135 B2 JPS6030135 B2 JP S6030135B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- clock
- pulse
- counter
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Analogue/Digital Conversion (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はPCM伝送装置において各チャネル毎に設けら
れるA/D・D/A変換器に関する。
れるA/D・D/A変換器に関する。
音声信号をPCM符号のデジタル信号に変換すると共に
その逆変換を行うために各チャネル毎に設けられるA/
○・D/A変換器においては、そのA/D・D/A変換
のコーディングクロックとして各サンプリング周期、例
えば125仏Sの周期内に所定回数以上例えば12回以
上発生する周波数を有する動作クロックを必要する。こ
の種の動作クロックを得る場合に従来は、A/D・D/
A変換の謙出し・書込みクロックを固定の分周比を有す
る分間器に印加せしめることにより論出し・書込みクロ
ックを固定分周することが最も一般的に行われていた。
その逆変換を行うために各チャネル毎に設けられるA/
○・D/A変換器においては、そのA/D・D/A変換
のコーディングクロックとして各サンプリング周期、例
えば125仏Sの周期内に所定回数以上例えば12回以
上発生する周波数を有する動作クロックを必要する。こ
の種の動作クロックを得る場合に従来は、A/D・D/
A変換の謙出し・書込みクロックを固定の分周比を有す
る分間器に印加せしめることにより論出し・書込みクロ
ックを固定分周することが最も一般的に行われていた。
しかしながらこの方法によると、読出し・書込みクロッ
クの周波数と分周器の分周比とによって動作クロツクの
周波数が一義的に決まってしまうため、このA/D・D
/A変換器を各種伝送装置に適用する場合の融通性が非
常に乏しくなる問題があった。また、サンプリング周期
をできるだけ有効に利用してA/D・D/A変換を行お
うとしても動作クロックの周波数が上述の如く、講出し
・書込みクロツクの周波数と固定分周比とで定められて
しまうため満足できる結果を得ることが困難であった。
従来技術の上述の問題を解決するために、分周比が異な
る複数の分周器を用意し、これちを適宜選択的に切換え
て使用する方法も考えられるが、この方法によると、ハ
ードウェア量が増大し、また、分周器選択のための信号
が必要となり、構成が複雑となる問題がある。本発明は
従来技術の以上述べた問題点を解消することを目的とし
ており、この目的を達成する本発明の特徴は、内部動作
クロックに応じてアナログ信号及びPCM符号信号間の
A/D・D/A変換動作を行うA/○・D/A変換動作
を有するPCM伝送装置において、外部より与えられる
該A/D・D/A変換動作部用の議出し及び書込みクロ
ックを分周せしめる第1の分周回路と、該第1の分周回
路より得られる第1の分周パルスを所定分周比で分周す
る第2の分周回路と、外部より与えられる変換周期指示
パルスと前記第2の分周回路より得られる第2の分周パ
ルスとの位相差を検出する位相比較回路と、該位相比較
回路で検出した位相差に応じて前記第1の分周回路の分
周比を変化せしめることにより前記位相差を所定範囲内
に制御せしめる回路とを備え、前記第1の分周パルスを
前記A/D・D/A変換動作部の前記内部動作クロック
として用いるようにしたことにある。
クの周波数と分周器の分周比とによって動作クロツクの
周波数が一義的に決まってしまうため、このA/D・D
/A変換器を各種伝送装置に適用する場合の融通性が非
常に乏しくなる問題があった。また、サンプリング周期
をできるだけ有効に利用してA/D・D/A変換を行お
うとしても動作クロックの周波数が上述の如く、講出し
・書込みクロツクの周波数と固定分周比とで定められて
しまうため満足できる結果を得ることが困難であった。
従来技術の上述の問題を解決するために、分周比が異な
る複数の分周器を用意し、これちを適宜選択的に切換え
て使用する方法も考えられるが、この方法によると、ハ
ードウェア量が増大し、また、分周器選択のための信号
が必要となり、構成が複雑となる問題がある。本発明は
従来技術の以上述べた問題点を解消することを目的とし
ており、この目的を達成する本発明の特徴は、内部動作
クロックに応じてアナログ信号及びPCM符号信号間の
A/D・D/A変換動作を行うA/○・D/A変換動作
を有するPCM伝送装置において、外部より与えられる
該A/D・D/A変換動作部用の議出し及び書込みクロ
ックを分周せしめる第1の分周回路と、該第1の分周回
路より得られる第1の分周パルスを所定分周比で分周す
る第2の分周回路と、外部より与えられる変換周期指示
パルスと前記第2の分周回路より得られる第2の分周パ
ルスとの位相差を検出する位相比較回路と、該位相比較
回路で検出した位相差に応じて前記第1の分周回路の分
周比を変化せしめることにより前記位相差を所定範囲内
に制御せしめる回路とを備え、前記第1の分周パルスを
前記A/D・D/A変換動作部の前記内部動作クロック
として用いるようにしたことにある。
以下図面を用いて本発明を詳細に説明する。
第1図は本発明の一実施例のブ。ック図であり、同図に
おいて、10は線11を介して印加される音声信号等の
アナログ信号をPCMコードに符号化し、その結果を入
出力レジスター2に並列的に送り出すと共に、入出力レ
ジスタ12から印加されるPCM信号を復号化し、得ら
れたアナログ信号を線13を介して送り出すA/○・D
/A変換回路(符号化・復号化回路)である。入出力レ
ジスター2は、線14を介して印加れる雛HZのサンプ
リングパルス(変換周期指示パルス)と線15を介して
印加される読出し・書込みパルスとに応じてPCMコー
ドのデジタル信号を直列あるいは並直列変換すると共に
線16を介してそのデジタル信号の送受を行うように構
成されている。A/D・D/A変換回路1川ま動作クロ
ック作成回路17より線18を介して印加される動作ク
ロックに応じてA/DあるいはD/Aの変換動作を行う
。動作クロック作成回路17は一種のデジタルPLL回
路であり、線15を介して印加される議出し・書込みク
ロツクをクロツクとして用い、線14を介して印加され
るサンプリングパルスを所定数だけ分周する回路である
。
おいて、10は線11を介して印加される音声信号等の
アナログ信号をPCMコードに符号化し、その結果を入
出力レジスター2に並列的に送り出すと共に、入出力レ
ジスタ12から印加されるPCM信号を復号化し、得ら
れたアナログ信号を線13を介して送り出すA/○・D
/A変換回路(符号化・復号化回路)である。入出力レ
ジスター2は、線14を介して印加れる雛HZのサンプ
リングパルス(変換周期指示パルス)と線15を介して
印加される読出し・書込みパルスとに応じてPCMコー
ドのデジタル信号を直列あるいは並直列変換すると共に
線16を介してそのデジタル信号の送受を行うように構
成されている。A/D・D/A変換回路1川ま動作クロ
ック作成回路17より線18を介して印加される動作ク
ロックに応じてA/DあるいはD/Aの変換動作を行う
。動作クロック作成回路17は一種のデジタルPLL回
路であり、線15を介して印加される議出し・書込みク
ロツクをクロツクとして用い、線14を介して印加され
るサンプリングパルスを所定数だけ分周する回路である
。
以下この動作クロック作成回路17について詳細に説明
する。カウンタ19は、プリセツタブルのダウンカウン
タであり、アップダウンカウンタ20から送り込まれる
数値を読出し・書込みクロックをクロックとして用いて
カウントダウンし、零時点でキヤリー出力を発生する。
このキャリー出力が最終的に勤作クロックとして線18
を介してA/D・D/A変換回路1川こ送り込まれるわ
けであるが、同時にこのキヤリー出力はカウンタ21に
クロツクとして印加される。カウンタ21はあらかじめ
定めた分周数に見合ったカウント数でキャリー出力を発
生するように構成されており、このキャリー出力によっ
てR一Sフリツプフロツプ22がセットされる。このフ
リツプフロツプ22はサンプリングパルスの立上りエッ
ジから所定クロック分だけ遅れて印加されるパルスの立
上りエッジによってリセットされ、そのQ出力のレベル
に応じてアップダウンカウンタ20のカウントアップ動
作、ダウン動作の切換えが行われる。アップダウンカゥ
ンタ20の計数は、サンプリングパルスの立上りエッジ
から所定クロック分だけ遅れて印加されるパルスによっ
て行われる。D型フリップフロップ23,24,25、
及び26はサンプリングパルスの立上りエッジから所定
クロック分だムナ’頃次遅れて立上がる信号を形成する
ために設けられている。また、D型フリツプフロツプ2
7,28,29、及び30、ナンドゲート31、さらに
アンドゲート32は位相ループ制御の安定化を計るため
の不感帯を形成する目的で設けられている。第2図は第
1図の動作クロック作成回路ITの作動を説明するため
のタイムチャートであり、以下この図を併用して動作ク
ロックの形成される様子を説明する。第2図に示す例え
ば640KHzの論出し・書込みクロックaはカウンタ
ー9及びび○型フリップフ。ツプ23,24,25及び
26のクロック入力端子に印加されている。従って第2
図に示す例えば母KHZのサンプリングパルスbがD型
フリツプフロップ23の入力端子に印加されると、D型
フリツプフロツプ23,24,25,26の各出力端子
からは第2図に示すパルスc,d,e,fがそれぞれ順
次出力される。パルスfがカウンタ19のパラレルィネ
ーブル端子PEに印加されると、カウンタ19はアップ
ダウンカウンタ20の出力データ例えば“5”に対する
データを受け取り、このデータを講出し・書込みクロッ
クaをクロックとしてカウントダウンする。従ってカウ
ンタ19のキャリー出力は、この場合、議出し・書込み
クロックaを5分周したものとなり、仮にこの議出し・
書込みクロツクaの周波数を640KHZとすればキャ
リ‐出力は12郷日2の周波数を有することになる。こ
のキヤリー出力はカウンタ21において例えば18分周
され、フリップフロツブ22に印加される。カウンタ2
1のこの16分周されたキャリ一出力がパルスc及びe
の立上り時点に対して時間的に早く現れるかあるいは遅
く現れるかさらにまた両パルスc及びeの立上り時点の
間で現れるかによってアップダウンカゥンタ20のカウ
ント動作がそれぞれ異なってくる。第2図の&に示す如
く、カウンタ21のキヤリー出力がパルスcの立上り時
点よりも早く現れる場合、即ち、キヤリー出力乳の周波
数がサンプリングパルスbの周波数より高い場合、D型
フリツプフロップ27,28のQ出力はそれぞれ第2図
のh,,i,の如くなり、アップダウンカウンタ20の
クロックとして用いられるパルスdの立上り時点で少な
くともパルスh,は“1”レベルとなる。従ってその場
合、アップダウンカウンタ2川まカウントアップ動作を
することになり、パルスdに応じて1つづっカウントア
ップし、パルスfに応じてその得られたデータカウンタ
19に出力する。その結果、カウンタ19はクロックa
をより大きな分周数で分周することになり、カウンタ2
1のキャリー出力周波数が低減せしめられる。第2図の
段に示す如く、カウンタ21のキヤリー出力がパルスc
とeの立上り時点の間で発生する場合、D型フリツプフ
ロツプ27,28のQ出力はそれぞれ第2図のh,,i
2の如くなり、次のサンプリング周期においてそれぞれ
“0”,“1”のレベルとなる。その結果、D型フリツ
プフロツプ29,30のQ,Q出力が‘‘1”,‘‘1
”となり、ナンドゲート31の出力は“0”となり、斯
くしてアンドゲート32が閉成せしめられる。従ってパ
ルスdがアップダウンカウンタ2川こ印加されず、周波
数の増減制御は行われない。即ち、この間は不感帯とし
て位相ループ制御が停止する。第2図のg3に示す如く
、カウンタ21のキャリー出力パルスeの立上り時点よ
り遅い時点で現われる場合即ちキャリー出力&の周波数
がサンプリングパルスbの周波数より低い場合、D型フ
リップフロツプ27,28のQ出力はそれぞれ第2図の
h3,i3に示す如くなり、パルスdの立上り時点で少
なくともパルスh3は“0”レベルを示すことになる。
従ってこの場合、アップダウンカウン夕20はカウント
ダウン動作することになり、パルスdに応じて1つつつ
カウントダウンし、パルスfに応、じてその得られたデ
ータをカウンタ19に出力する。その結果、カウンター
9の分周数が小さくなり、カウンタ21のキャリー出力
の周波数が増大せしめられる。上述の如く、第1図の動
作クロツク作成回路17では、サンプリングパルスbの
周波数をカウンタ21の分周数で定まる数だけ倍周した
周波数を有する動作クロックを、作成する際に位相ルー
プ制御によってカウンター9の分周数を増減制御せしめ
ることにより読出し・書込みクロックaから上記動作ク
ロックを作成している。
する。カウンタ19は、プリセツタブルのダウンカウン
タであり、アップダウンカウンタ20から送り込まれる
数値を読出し・書込みクロックをクロックとして用いて
カウントダウンし、零時点でキヤリー出力を発生する。
このキャリー出力が最終的に勤作クロックとして線18
を介してA/D・D/A変換回路1川こ送り込まれるわ
けであるが、同時にこのキヤリー出力はカウンタ21に
クロツクとして印加される。カウンタ21はあらかじめ
定めた分周数に見合ったカウント数でキャリー出力を発
生するように構成されており、このキャリー出力によっ
てR一Sフリツプフロツプ22がセットされる。このフ
リツプフロツプ22はサンプリングパルスの立上りエッ
ジから所定クロック分だけ遅れて印加されるパルスの立
上りエッジによってリセットされ、そのQ出力のレベル
に応じてアップダウンカウンタ20のカウントアップ動
作、ダウン動作の切換えが行われる。アップダウンカゥ
ンタ20の計数は、サンプリングパルスの立上りエッジ
から所定クロック分だけ遅れて印加されるパルスによっ
て行われる。D型フリップフロップ23,24,25、
及び26はサンプリングパルスの立上りエッジから所定
クロック分だムナ’頃次遅れて立上がる信号を形成する
ために設けられている。また、D型フリツプフロツプ2
7,28,29、及び30、ナンドゲート31、さらに
アンドゲート32は位相ループ制御の安定化を計るため
の不感帯を形成する目的で設けられている。第2図は第
1図の動作クロック作成回路ITの作動を説明するため
のタイムチャートであり、以下この図を併用して動作ク
ロックの形成される様子を説明する。第2図に示す例え
ば640KHzの論出し・書込みクロックaはカウンタ
ー9及びび○型フリップフ。ツプ23,24,25及び
26のクロック入力端子に印加されている。従って第2
図に示す例えば母KHZのサンプリングパルスbがD型
フリツプフロップ23の入力端子に印加されると、D型
フリツプフロツプ23,24,25,26の各出力端子
からは第2図に示すパルスc,d,e,fがそれぞれ順
次出力される。パルスfがカウンタ19のパラレルィネ
ーブル端子PEに印加されると、カウンタ19はアップ
ダウンカウンタ20の出力データ例えば“5”に対する
データを受け取り、このデータを講出し・書込みクロッ
クaをクロックとしてカウントダウンする。従ってカウ
ンタ19のキャリー出力は、この場合、議出し・書込み
クロックaを5分周したものとなり、仮にこの議出し・
書込みクロツクaの周波数を640KHZとすればキャ
リ‐出力は12郷日2の周波数を有することになる。こ
のキヤリー出力はカウンタ21において例えば18分周
され、フリップフロツブ22に印加される。カウンタ2
1のこの16分周されたキャリ一出力がパルスc及びe
の立上り時点に対して時間的に早く現れるかあるいは遅
く現れるかさらにまた両パルスc及びeの立上り時点の
間で現れるかによってアップダウンカゥンタ20のカウ
ント動作がそれぞれ異なってくる。第2図の&に示す如
く、カウンタ21のキヤリー出力がパルスcの立上り時
点よりも早く現れる場合、即ち、キヤリー出力乳の周波
数がサンプリングパルスbの周波数より高い場合、D型
フリツプフロップ27,28のQ出力はそれぞれ第2図
のh,,i,の如くなり、アップダウンカウンタ20の
クロックとして用いられるパルスdの立上り時点で少な
くともパルスh,は“1”レベルとなる。従ってその場
合、アップダウンカウンタ2川まカウントアップ動作を
することになり、パルスdに応じて1つづっカウントア
ップし、パルスfに応じてその得られたデータカウンタ
19に出力する。その結果、カウンタ19はクロックa
をより大きな分周数で分周することになり、カウンタ2
1のキャリー出力周波数が低減せしめられる。第2図の
段に示す如く、カウンタ21のキヤリー出力がパルスc
とeの立上り時点の間で発生する場合、D型フリツプフ
ロツプ27,28のQ出力はそれぞれ第2図のh,,i
2の如くなり、次のサンプリング周期においてそれぞれ
“0”,“1”のレベルとなる。その結果、D型フリツ
プフロツプ29,30のQ,Q出力が‘‘1”,‘‘1
”となり、ナンドゲート31の出力は“0”となり、斯
くしてアンドゲート32が閉成せしめられる。従ってパ
ルスdがアップダウンカウンタ2川こ印加されず、周波
数の増減制御は行われない。即ち、この間は不感帯とし
て位相ループ制御が停止する。第2図のg3に示す如く
、カウンタ21のキャリー出力パルスeの立上り時点よ
り遅い時点で現われる場合即ちキャリー出力&の周波数
がサンプリングパルスbの周波数より低い場合、D型フ
リップフロツプ27,28のQ出力はそれぞれ第2図の
h3,i3に示す如くなり、パルスdの立上り時点で少
なくともパルスh3は“0”レベルを示すことになる。
従ってこの場合、アップダウンカウン夕20はカウント
ダウン動作することになり、パルスdに応じて1つつつ
カウントダウンし、パルスfに応、じてその得られたデ
ータをカウンタ19に出力する。その結果、カウンター
9の分周数が小さくなり、カウンタ21のキャリー出力
の周波数が増大せしめられる。上述の如く、第1図の動
作クロツク作成回路17では、サンプリングパルスbの
周波数をカウンタ21の分周数で定まる数だけ倍周した
周波数を有する動作クロックを、作成する際に位相ルー
プ制御によってカウンター9の分周数を増減制御せしめ
ることにより読出し・書込みクロックaから上記動作ク
ロックを作成している。
従って、読出し・書込みクロックaが任意の周波数で与
えられた場合にも、A/D・D/A変換用の動作クロッ
クはサンプリングパルスの周波数に対して所定の倍周比
を有する周波数に常に自動的に制御せしめられる。従っ
てサンプリング周期を最大限に有効に利用してA/D・
D/A変換を行うことができ、また、読出し・書込みク
ロックの周波数がいかなる値をとる伝送装置に対しても
共通に適用することができる。以上詳細に説明したよう
に、本発明のA/D・D/A変換器は、各種伝送装置へ
の適用の融通性が非常に大きく、また、サンプリング周
期を最大限に有効に利用してA/D・D/A変換するこ
とを可能としている。
えられた場合にも、A/D・D/A変換用の動作クロッ
クはサンプリングパルスの周波数に対して所定の倍周比
を有する周波数に常に自動的に制御せしめられる。従っ
てサンプリング周期を最大限に有効に利用してA/D・
D/A変換を行うことができ、また、読出し・書込みク
ロックの周波数がいかなる値をとる伝送装置に対しても
共通に適用することができる。以上詳細に説明したよう
に、本発明のA/D・D/A変換器は、各種伝送装置へ
の適用の融通性が非常に大きく、また、サンプリング周
期を最大限に有効に利用してA/D・D/A変換するこ
とを可能としている。
さらにまた、ハードウェア量が少なく、構成が非常に簡
単であるという利点をも有している。
単であるという利点をも有している。
第1図は本発明の一実施例のブロック図、第2図は第1
図の実施例のタイムチャートである。 10…・・・A/D・D/A変換回路、12・・・・・
・入出力レジスタ、17…・・・動作クロツク作成回路
、19,21……カウンタ、20……アップダウンカウ
ンタ、22……R−Sフリツプフロツプ、23,24,
25,26,27,28,29,30・・・…D型フリ
ップフロップ、31・・・・・・ナンドゲート、32…
…アンドゲート。 第1図 第2図
図の実施例のタイムチャートである。 10…・・・A/D・D/A変換回路、12・・・・・
・入出力レジスタ、17…・・・動作クロツク作成回路
、19,21……カウンタ、20……アップダウンカウ
ンタ、22……R−Sフリツプフロツプ、23,24,
25,26,27,28,29,30・・・…D型フリ
ップフロップ、31・・・・・・ナンドゲート、32…
…アンドゲート。 第1図 第2図
Claims (1)
- 1 内部動作クロツクに応じてアナログ信号及びPCM
符号信号間のA/D・D/A変換動作を行うA/D・D
/A変換動作部を有するPCM伝送装置において、外部
より与えられる該A/D・D/A変換動作部用の読出し
及び書込みクロツクを分周せしめる第1の分周回路と、
該第1の分周回路より得られる第1の分周パルスを所定
分周比で分周する第2の分周回路と、外部より与えられ
る変換周期指示パルスと前記第2の分周回路より得られ
る第2の分周パルスとの位相差を検出する位相比較回路
と、該位相比較回路で検出した位相差に応じて前記第1
の分周回路の分周比を変化せしめることにより前記位相
差を所定範囲内に制御せしめる回路とを備え、前記第1
の分周パルスを前記A/D・D/A変換動作部の前記内
部動作クロツクとして用いるようにしたことを特徴とす
るPCM伝送装置のA/D・D/A変換器。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54066121A JPS6030135B2 (ja) | 1979-05-30 | 1979-05-30 | Pcm伝送装置のa/d・d/a変換器 |
EP80301662A EP0020079B1 (en) | 1979-05-30 | 1980-05-20 | Encoder/decoder circuit |
DE8080301662T DE3064523D1 (en) | 1979-05-30 | 1980-05-20 | Encoder/decoder circuit |
US06/152,556 US4346476A (en) | 1979-05-30 | 1980-05-23 | A/D, D/A Converter for PCM transmission system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54066121A JPS6030135B2 (ja) | 1979-05-30 | 1979-05-30 | Pcm伝送装置のa/d・d/a変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS55158746A JPS55158746A (en) | 1980-12-10 |
JPS6030135B2 true JPS6030135B2 (ja) | 1985-07-15 |
Family
ID=13306721
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54066121A Expired JPS6030135B2 (ja) | 1979-05-30 | 1979-05-30 | Pcm伝送装置のa/d・d/a変換器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4346476A (ja) |
EP (1) | EP0020079B1 (ja) |
JP (1) | JPS6030135B2 (ja) |
DE (1) | DE3064523D1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2766083B2 (ja) * | 1991-01-22 | 1998-06-18 | 日本電気アイシーマイコンシステム株式会社 | コーデック |
US5479439A (en) * | 1991-04-16 | 1995-12-26 | Adtran | Analog service channel port for digital interface |
US5689534A (en) * | 1992-05-12 | 1997-11-18 | Apple Computer, Inc. | Audio functional unit and system and method for configuring the same |
US5481574A (en) * | 1993-12-30 | 1996-01-02 | At&T Corp. | Synchronization of multiple transmit/receive devices |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3505478A (en) * | 1966-04-13 | 1970-04-07 | Nippon Electric Co | Clock frequency converter for time division multiplexed pulse communication system |
US4019153A (en) * | 1974-10-07 | 1977-04-19 | The Charles Stark Draper Laboratory, Inc. | Digital phase-locked loop filter |
DE2538543B2 (de) * | 1975-07-30 | 1979-09-13 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Umsetzung von Analog-Signalen in Digital-Signale und von Digital-Signalen in Analogsignale |
DE2553632B2 (de) * | 1975-07-30 | 1980-01-17 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Umsetzung von Analog-Signalen in Digital-Signale und von Digital-Signalen in Analog-Signale |
US4112427A (en) * | 1975-08-29 | 1978-09-05 | Siemens Aktiengesellschaft | Reversible analog-to-digital converter |
DE2603608C3 (de) * | 1976-01-30 | 1980-04-24 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung zur Umsetzung von Analog-Signalen in Digital-Signale und von Digital-Signalen in Analogsignale |
US4180701A (en) * | 1977-01-28 | 1979-12-25 | Ampex Corporation | Phase lock loop for data decoder clock generator |
US4215430A (en) * | 1978-09-26 | 1980-07-29 | Control Data Corporation | Fast synchronization circuit for phase locked looped decoder |
-
1979
- 1979-05-30 JP JP54066121A patent/JPS6030135B2/ja not_active Expired
-
1980
- 1980-05-20 DE DE8080301662T patent/DE3064523D1/de not_active Expired
- 1980-05-20 EP EP80301662A patent/EP0020079B1/en not_active Expired
- 1980-05-23 US US06/152,556 patent/US4346476A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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EP0020079A1 (en) | 1980-12-10 |
JPS55158746A (en) | 1980-12-10 |
EP0020079B1 (en) | 1983-08-10 |
US4346476A (en) | 1982-08-24 |
DE3064523D1 (en) | 1983-09-15 |
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