JPS6028457B2 - clock regeneration circuit - Google Patents

Description

【発明の詳細な説明】 この発明はディジタル変調信号からクロック信号を再生
する回路に関し、特にＴＤＭＡ（時分割多元接続）方式
等のバースト信号からのクロツク再生に有効な回路に関
するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a circuit for reproducing a clock signal from a digitally modulated signal, and particularly to a circuit effective for reproducing a clock signal from a burst signal such as a TDMA (time division multiple access) system.

近年、ディジタル情報通信の有力な方式としてＴＤＭＡ
通信方式が注目されている。In recent years, TDMA has become an influential method of digital information communication.
Communication methods are attracting attention.

この方式では、複数の局間で同じ搬送周波数を使用し、
互に異なる割当時間に間歌的にディジタル変調信号を送
出して通信するものであり、高い伝送効率と柔軟性（フ
レキシグル）がある運用が可能である。以下ではこの間
歌的信号をバースト信号と呼ぶ。ところで、局間のクロ
ックが非同期である場合は、受信側で受信信号を復号す
るためには、バースト毎に送信クロックに同期したクロ
ック信号を再生しなければならない。そこで一般にＴＤ
ＭＡ方式におけるバーストの先頭部にはクロック再生に
通した信号パターンがあらかじめ設置され、その後にデ
ータ信号が続くのが普通である。従来のクロック再生回
路は、受信バースト全体から連続的にクロック成分を抽
出し、帯域炉波器で雑音成分に対して帯城制限をかけて
クロック信号を再生するものである。In this method, the same carrier frequency is used between multiple stations,
It communicates by transmitting digitally modulated signals intermittently at different allocated times, allowing for high transmission efficiency and flexible operation. Hereinafter, this intermittent signal will be referred to as a burst signal. By the way, if the clocks between stations are asynchronous, in order to decode the received signal on the receiving side, a clock signal synchronized with the transmission clock must be regenerated for each burst. Therefore, generally TD
In the MA system, a signal pattern that has been subjected to clock recovery is normally placed at the beginning of a burst, followed by a data signal. A conventional clock regeneration circuit continuously extracts a clock component from the entire received burst and regenerates the clock signal by applying band limit to the noise component using a bandpass filter.

ところが抽出されるクロック成分は信号パターンに大き
く依存するためバーストのデータ部では送信データの信
号パターンによってクロック成分が全く抽出されない状
態が生じる。この時再生クロックの信号対雑音比（Ｓ／
Ｎ）は急激に劣化し、再生クロックはジッターの多いも
のとなる。再生クロックのジツターはディジタル信号再
生のための識別タイミングを謀まらせるために、ディジ
タル伝送のＴＤＭＡ方式においては非常に重大な障害と
なる。この発明の目的は上述の問題を解決し、ジツタ一
の少ない再生クロックを得るクロツク再生回路を提供す
ることにある。However, since the extracted clock component largely depends on the signal pattern, a situation may arise in which no clock component is extracted at all in the data portion of the burst depending on the signal pattern of the transmitted data. At this time, the signal-to-noise ratio (S/
N) deteriorates rapidly, and the recovered clock has a lot of jitter. Jitter in the reproduced clock causes confusion in the identification timing for digital signal reproduction, and therefore becomes a very serious problem in the TDMA system of digital transmission. SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems and provide a clock regeneration circuit that obtains a regenerated clock with less jitter.

この発明によればサンプルホールド技術を用いてＳ／Ｎ
が充分良い時点でサンプルされる抽出クロックの位相に
、送信クロツクとは非同期な局部発振器の出力信号位相
を同期させる。According to this invention, the S/N is
The output signal phase of the local oscillator, which is asynchronous with the transmission clock, is synchronized with the phase of the extraction clock sampled at a sufficiently good point in time.

即ちこの発明の−実施例によればクロツク成分を含む入
力信号は帯城炉波器に供給されてその雑音成分が抑圧さ
れ、一方、クロック周波数にほゞ等しい周波数で発振す
る局部発振器が設けられ、この局部発振器の出力は位相
変換器へ供聯合され、その位相変換器の出力は電圧制御
位相器へ供給される。前記局部発振器の出力信号と帯域
炉波器の出力信号とを入力し両信号の位相差が同相位相
比較器及び直交位相比較器でそれぞれ検出され、これら
同相位相比較器及び直交位相比較器の出力はそれぞれ第
１及び第２のサンプルホールド回路でサンプルホールド
され、この２個のサンプルホ−ルド回路の出力は位相制
御回路へ供給され、これよりの識別信号により位相変換
器が制御され、かつ位相制御信号により電圧制御位相器
が制御されてその電圧制御位相器から入力信号のクロツ
クと同期した再生クロックが得られる。以下図面を参照
して説明する。第１図は従釆のクロック再生回路を示し
、第２図及び第３図は第１図の動作を説明するための図
である。入力端子１０からの入力信号Ｓｉは２相＆相変
調波を仮定している。この入力信号Ｓｉは分岐回路１
１により２分岐され、その一方は位相比較器１３に直接
供給され、他方は遅延回路１２で享タイムス。ット遅延
を受けた後、位相比較器１３に供給される。位相比較器
１３からの出力信号Ｂはクロック成分を含む信号である
。この位相比較器１３の出力信号Ｂに対し、クロック周
波数を中心周波数とする帯城通過炉波器１４により帯城
制限をかけて雑音成分を減少させたクロック成分を抽出
する。この抽出クロック成分Ｃは振幅制限器１５におい
て振幅変動分が取り除かれ、再生クロックＳｏとして出
力端子１６に出力される。第２図Ａは入力位相変調信号
Ｓｉの各タイムスロットの位相関係の一例を示す。That is, according to an embodiment of the present invention, an input signal containing a clock component is supplied to a band frequency generator to suppress its noise component, while a local oscillator is provided which oscillates at a frequency approximately equal to the clock frequency. , the output of this local oscillator is coupled to a phase converter, the output of which is fed to a voltage controlled phase shifter. The output signal of the local oscillator and the output signal of the bandpass wave generator are input, and the phase difference between the two signals is detected by an in-phase phase comparator and a quadrature phase comparator, respectively, and the outputs of these in-phase phase comparator and quadrature phase comparator are detected. are sampled and held in the first and second sample-and-hold circuits, respectively, and the outputs of these two sample-and-hold circuits are supplied to the phase control circuit, and the phase converter is controlled by the identification signal from this circuit. The voltage controlled phase shifter is controlled by the control signal, and a recovered clock synchronized with the clock of the input signal is obtained from the voltage controlled phase shifter. This will be explained below with reference to the drawings. FIG. 1 shows a subordinate clock recovery circuit, and FIGS. 2 and 3 are diagrams for explaining the operation of FIG. 1. It is assumed that the input signal Si from the input terminal 10 is a two-phase & phase modulated wave. This input signal Si is the branch circuit 1
1, one of which is directly supplied to the phase comparator 13, and the other is supplied to the delay circuit 12. After receiving the cut delay, the signal is supplied to the phase comparator 13. The output signal B from the phase comparator 13 is a signal containing a clock component. The output signal B of the phase comparator 13 is subjected to a band pass filter 14 whose center frequency is the clock frequency to extract a clock component with a reduced noise component. This extracted clock component C has amplitude fluctuations removed by an amplitude limiter 15, and is outputted to an output terminal 16 as a reproduced clock So. FIG. 2A shows an example of the phase relationship of each time slot of the input phase modulated signal Si.

この入力位相変調信号Ｓｉに対する位相比較器１３の出
力応答は同図Ｂに示すようになる。これらの図から理解
されるようにクロック成分が抽出されるのは隣接タイム
スロット間に１８びの位相推移がある場合で、位相推移
が無い部分からはクロツク成分抽出がなされない。従っ
て帯城炉波器１４から抽出されるクロツク成分のＳ／Ｎ
は送信データに依存し、ランダムデ−夕を仮定するとク
ロック成分が抽出される確率は２相位相変調の場合季で
ある。一般にＴＤＭＡ方式におけるバーストの構成は第
３図Ａに示すように、バースト先頭部にクロック同期用
パターンＢｃが設定され、その後にデータ部Ｂ。The output response of the phase comparator 13 to this input phase modulation signal Si is as shown in FIG. As can be understood from these figures, clock components are extracted when there are 18 phase shifts between adjacent time slots, and clock components are not extracted from portions where there is no phase shift. Therefore, the S/N of the clock component extracted from the Oshiro waver 14 is
depends on the transmitted data, and assuming random data, the probability that a clock component is extracted is constant in the case of binary phase modulation. In general, the structure of a burst in the TDMA system is as shown in FIG. 3A, in which a clock synchronization pattern Bc is set at the beginning of the burst, followed by a data section B.

が続く。クロック同期用パターンＢｃとしては上述した
理由から２相変調の場合は１８０ｏの位相推移パターン
が用いられるのが普通である。このバースト入力信号Ｓ
ｉに対する帯域炉波器１４の出力クロック成分Ｃの振幅
応答の例を第３図Ｂに示す。帯城炉波器１４の帯域幅は
クロック同期用パターンＢｃの間に充分良いＳ／Ｎが得
られるよう設定される。ところがデータ部Ｂｏにおいて
は先に説明した理由から帯域炉波器１４への入力Ｂにク
ロック成分が全く含まれない状態が発生する。この時、
帯城炉波器１４の出力クロツク成分Ｃの振幅は第３図Ｂ
に示すように振幅が１、又はゼロなる部分が生じる応答
になる。このようにクロック成分の減少によりＳ／Ｎが
劣化し、再生クロツクＳｏはジツターの多いものとなる
。このように、受信バーストから連続的にクロツク成分
を抽出してクロック再生をおこなう従来のクロツク再生
回路においてはデータ部Ｂｏにおいて再生されるクロツ
クのジッターが多く、データ再成のための正しい識別タ
イミングを供給できない欠点がある。continues. For the reasons mentioned above, a 180° phase shift pattern is normally used as the clock synchronization pattern Bc in the case of two-phase modulation. This burst input signal S
An example of the amplitude response of the output clock component C of the bandpass filter 14 with respect to i is shown in FIG. 3B. The bandwidth of the bandpass filter 14 is set so that a sufficiently good S/N ratio can be obtained during the clock synchronization pattern Bc. However, in the data section Bo, a state occurs in which the input B to the bandpass filter 14 does not include any clock component for the reason explained above. At this time,
The amplitude of the output clock component C of the Oshiro wave generator 14 is shown in Fig. 3B.
The response results in parts where the amplitude is 1 or zero as shown in FIG. As described above, the S/N ratio deteriorates due to the decrease in the clock component, and the reproduced clock So has a lot of jitter. In this way, in the conventional clock recovery circuit that recovers the clock by continuously extracting clock components from the received burst, there is a lot of jitter in the clock recovered in the data section Bo, making it difficult to determine the correct identification timing for data recovery. There is a drawback that it cannot be supplied.

この従来回路の欠点はディジタル情報を伝送するＴＯＭ
Ａ方式では非常に重大な障害となる。第４図はこの発明
によるクロック再生回路の一例を示す。The drawback of this conventional circuit is that the TOM transmits digital information.
In method A, this is a very serious problem. FIG. 4 shows an example of a clock recovery circuit according to the present invention.

こ）で、入力信号は先に述べた１／２タイムスロット遅
延検波等によりクロック成分が抽出された信号であると
して以下このクロック再生回路について説明する。受信
信号のクロックとは非同期な局部発振器２１はクロック
周波数にほゞ等しい周波数の信号Ｄを発生する。Hereinafter, this clock recovery circuit will be explained assuming that the input signal is a signal from which a clock component has been extracted by the 1/2 time slot delay detection described above. A local oscillator 21, which is asynchronous with the clock of the received signal, generates a signal D having a frequency approximately equal to the clock frequency.

この局部信号Ｄは２分岐され、一方は位相変換器２２に
入力し、他方は同相位相比較器２４と直交位相比較器２
６とに入力する。端子１７からのクロツク成分を含む入
力信号Ｂは帯城炉波器１４に入力され、雑音成分は帯城
制限をうけてＳ／Ｎが改善される。帯城炉波器１４の出
力Ｃは２個の位相比較器２４，２６に入力し、こ）で局
部信号Ｄとの位相差が検出される。この位相比較器２４
，２６の出力電圧ｖ，，ｖ２はそれぞれ第１及び第２の
サンプルホールド回路２５，２７に入力する。This local signal D is branched into two, one input to the phase converter 22, and the other input to the in-phase phase comparator 24 and the quadrature phase comparator 24.
Enter 6. The input signal B including the clock component from the terminal 17 is inputted to the bandwidth filter 14, and the noise component is subjected to bandwidth limitation to improve the S/N ratio. The output C of the belt wave generator 14 is input to two phase comparators 24 and 26, where the phase difference with the local signal D is detected. This phase comparator 24
, 26 are input to first and second sample-and-hold circuits 25 and 27, respectively.

サンプルホールド回路２５，２７はクロツク再生回路を
含む復調器の制御系等から送られる端子１８からのサン
プルタイミング信号ｖｓに応動し、帯域炉波器１４の出
力信号ＢのＳ／Ｎが充分良くなる時点でそれぞれ位相比
較器２４，２６の出力電圧ｖ，，ｖ２を標本化保持（サ
ンプルホールド）する。位相制御回路２８は２つのサン
プルホールド回路２５，２７の出±ド，とｖ２とを入力
し、局部信号Ｄと受信クロック信号Ｃとの位相差を２ｍ
の範囲で判定し、位相変換器２２を制御する識別信号ｖ
ｄと電圧制御位相器２３を制御する位相制御信号ｖｃと
を出力する。局部信号Ｄは位相変換器２２と電圧制御位
相器２３とにより受信クロック信号Ｃとの位相差を補正
する位相推移をうけて、受信クロックの位相に同期して
再生クロツクＳｏとなる。以上の動作から明らかなよう
に、このクロック再生回路の特徴はＳ／Ｎの充分良い抽
出クロック成分の位相に再生クロック位相を保持する点
にあり、例えばバースト同期用パターンでサンプルホー
ルドすれば、従来のクロック再生回路で生ずるデータ部
におけるＳ／Ｎ劣化によるクロツクジッター増加の問題
は解決される。The sample and hold circuits 25 and 27 respond to the sample timing signal vs from the terminal 18 sent from the control system of the demodulator including the clock regeneration circuit, etc., so that the S/N of the output signal B of the band reactor 14 is sufficiently improved. At this point, the output voltages v, , v2 of the phase comparators 24 and 26 are sampled and held (sampled and held). The phase control circuit 28 inputs the output signals D and V2 of the two sample and hold circuits 25 and 27, and adjusts the phase difference between the local signal D and the received clock signal C by 2m.
The identification signal v is determined within the range of and controls the phase converter 22.
d and a phase control signal vc that controls the voltage controlled phase shifter 23. The local signal D undergoes a phase shift to correct the phase difference with the received clock signal C by the phase converter 22 and the voltage controlled phase shifter 23, and becomes the recovered clock So in synchronization with the phase of the received clock signal. As is clear from the above operation, the feature of this clock recovery circuit is that it maintains the recovered clock phase at the phase of the extracted clock component with a sufficiently high S/N ratio. This solves the problem of increased clock jitter due to S/N deterioration in the data section that occurs in the clock recovery circuit.

第５図に２つの位相比較器２４，２６の構成例を示す。FIG. 5 shows an example of the configuration of two phase comparators 24 and 26.

これら位相比較器２４および２６はそれぞれ同相位相比
較器および直交（９００位相）位相比較器と呼ばれてい
る。位相比較器２６の局部信号Ｄの入力側には９００位
相遅延用の移相器２６Ｃが設けられる。混合器２４ａ，
２６ａで信号Ｃ及びＤがそれぞれ混合され、その出力は
積分器２４ｂ，２６ｂでそれぞれ積分される。第６図は
第４図の位相制御回路２８の構成例を示し、電圧巧は直
接及び電圧極性反転器２８ａを通じて切替器２８ｂへ供
給され、電圧ｖ２は識別信号ｖｄとして直接出力される
と共に切替器２８ｂに対する制御信号とされ、切替器２
８ｂの出力が位相制御信号ｖｃとなる。These phase comparators 24 and 26 are called an in-phase phase comparator and a quadrature (900 phase) phase comparator, respectively. A phase shifter 26C for a 900 phase delay is provided on the input side of the local signal D of the phase comparator 26. mixer 24a,
Signals C and D are mixed at 26a, and their outputs are integrated at integrators 24b and 26b, respectively. FIG. 6 shows an example of the configuration of the phase control circuit 28 in FIG. 4, in which the voltage is supplied directly and through the voltage polarity inverter 28a to the switch 28b, and the voltage v2 is directly output as the identification signal vd and is also supplied to the switch 28b. 28b, and is used as a control signal for switch 28b.
The output of 8b becomes the phase control signal vc.

局部信号Ｄの位相を基準とし、２つの位相比較器２４，
２６の出力電圧ｖ，及びｖ２は抽出クロックＣの位相で
ｉをもちいてｖ，＝Ｋｄ．Ｓｉｎやｉ
（１１Ｖ２＝脇Ｓｉｎ（◇ｉ−芸）
‘２１と表わせる。With the phase of the local signal D as a reference, two phase comparators 24,
The output voltages v and v2 of 26 are obtained by using i at the phase of the extraction clock C to obtain v,=Kd. Sinya i
(11V2 = Waki Sin (◇i-gei)
It can be expressed as '21.

こ）にＫｄ，，Ｋｄ２はそれぞれ位相比較器２４及び２
６の検波感度〔単位：Ｖ〕である。この関係を第７図に
示す。２つのサンプルホールド回路２５，２７はサンプ
ルタイミング信号により指定された時点でそれぞれ検波
電圧ｖ，及びｖ２をサンプルホールドとして出力する。Kd, Kd2 are phase comparators 24 and 2, respectively.
6 detection sensitivity [unit: V]. This relationship is shown in FIG. The two sample and hold circuits 25 and 27 output the detected voltages v and v2 as sample and hold, respectively, at times specified by the sample timing signal.

このサンプルホールドの時点は当然であるが位相比較器
２４，２６での比較動作が安定した時点、例えばクロツ
ク同期パターンＢｃ（第３図Ａ）の最終時点とされる。
ホールド電圧ｖ，は２分され、一方は切替器２８ｂに直
接入力し、他方は電圧極性反転器２８ａにて電圧の極性
が反転された後、切替器２８ｂに入力する。またホール
ド電圧ｖ２は２分され、一方は識別信号ｖｄとして出力
され、位相変換器２２を制御し、他方は切替器２８ｂを
制御し、位相制御信号ｖｃの選択をおこなう。即ち、位
相変換器２の出力信号Ｅの位相を◇とするとき、ホール
ド電圧の極性に応じてｖ２＜０の時（０＜ｌぐｉ ｌ＜
９０）。The time of this sample and hold is, of course, the time when the comparison operations in the phase comparators 24 and 26 become stable, for example, the final time of the clock synchronization pattern Bc (FIG. 3A).
The hold voltage v, is divided into two parts, one of which is input directly to the switch 28b, and the other is input to the switch 28b after the polarity of the voltage is inverted by the voltage polarity inverter 28a. Further, the hold voltage v2 is divided into two parts, one of which is output as an identification signal vd to control the phase converter 22, and the other to control the switch 28b and select the phase control signal vc. That is, when the phase of the output signal E of the phase converter 2 is ◇, when v2<0 (0<lg i l<
90).

｛３｝と制御する。第８図はこの関係を示すも
のである。電圧制御位相器２３の特性を第９図に示す。
即ち位相制御信号ｖｃに対する電圧制御位相器２３の位
相遅延ＪｃはＪＣ＝ａｒｃＳｉｎ（ｖＣ／Ｋｐ） ○＜
ｌ○ＣＩ＜９００
■である。こ〉にＫｐは電圧制御位相器
２３の位相感度〔単位Ｖ〕である。今、Ｋｄ，＝Ｋｐな
らば、出力される再生クロツクＳｏの位相■ｏ は式ｍ
〜側からとなり、抽出クロツク信号Ｃの位相？ｉに同期
する。Control as {3}. FIG. 8 shows this relationship. The characteristics of the voltage controlled phase shifter 23 are shown in FIG.
That is, the phase delay Jc of the voltage controlled phase shifter 23 with respect to the phase control signal vc is JC=arcSin(vC/Kp) ○<
l○CI＜900
■It is. Here, Kp is the phase sensitivity (unit: V) of the voltage-controlled phase shifter 23. Now, if Kd,=Kp, the phase ■o of the output regenerated clock So is expressed by the formula m
~ side, and the phase of the extracted clock signal C? Synchronize with i.

第１０図は第７図及び第９図から位相Ｊｉに対する電圧
制御位相器２３の位相遅延量？ｃの応答を示すものであ
る。 以上この発明によるクロック再生回路の特徴はＳ
／Ｎの充分よい時点でサンプルホールドされた抽出クロ
ツク位相に再生クロックが同期する点であり、ＴＤＭＡ
通信における復調器のクロック再生回路に有効である。
またアナログ式のため周波数の高いクロックの再生に適
し、しかもキメ細かな精度のよい位相制御が可能である
。図面の簡単な説明第１図は従来のクロック再生回路を
示すブロック図、第２図Ａはクロック抽出回路への入力
位相変調波の位相状態を示す図、同図Ｂは位相比較器１
３からの出力の波形図、第３図Ａはバーストの構成例を
示す図、同図Ｂは従来のクロック再生回路の帯城炉波器
１４の出力振幅応答を示す図、第４図はこの発明による
クロック再生回路の構成例を示すブロック図、第５図は
位相比較器２４，２６の実施例を示すブロック図、第６
図は位相制御回路の実施例を示すブロック図、第７図は
第４図中の位相比較器２４，２６の出力波形図、第８図
Ａ及びＢはそれぞれ第４図中の位相制御信号ｖｃ及び位
相変換器２２の出力信号位相ぐを示す波形図、第９図及
び第１０図はそれぞれ実施例における電圧制御位相器２
３の特性を示す図である。FIG. 10 shows the amount of phase delay of the voltage-controlled phase shifter 23 with respect to the phase Ji based on FIGS. 7 and 9. This shows the response of c. The features of the clock regeneration circuit according to the present invention are as follows.
This is the point at which the regenerated clock is synchronized with the phase of the extracted clock sampled and held at a sufficiently good time point of /N, and TDMA
Effective for clock recovery circuits of demodulators in communications.
Furthermore, since it is an analog type, it is suitable for reproducing high-frequency clocks, and allows for fine-grained and highly accurate phase control. BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a conventional clock regeneration circuit, FIG. 2 A is a diagram showing the phase state of the input phase modulated wave to the clock extraction circuit, and FIG.
FIG. 3A is a diagram showing an example of a burst configuration, FIG. FIG. 5 is a block diagram showing an example of the configuration of the clock recovery circuit according to the invention; FIG. 5 is a block diagram showing an embodiment of the phase comparators 24 and 26;
The figure is a block diagram showing an embodiment of the phase control circuit, FIG. 7 is an output waveform diagram of the phase comparators 24 and 26 in FIG. 4, and FIGS. 8A and B are the phase control signals vc in FIG. 4, respectively. 9 and 10 are waveform diagrams showing the output signal phase of the phase converter 22, respectively, of the voltage controlled phase shifter 2 in the embodiment.
FIG. 3 is a diagram showing the characteristics of No. 3;

１４：帯城炉波器、１６：出力端子、１８：サンプリン
グ信号入力端子、２１：局部発振器、２２：位相変換器
、２３：電圧制御位相器、２４，２６：位相比較器、２
５，２７：サンプルホールド回路、２８：位相制御回路
。14: Oshiro wave generator, 16: Output terminal, 18: Sampling signal input terminal, 21: Local oscillator, 22: Phase converter, 23: Voltage controlled phase shifter, 24, 26: Phase comparator, 2
5, 27: sample hold circuit, 28: phase control circuit.

第ｌ図 第２図 第５図 菊△図 鯖Ｓ図 第Ｃ図 第７図 第８図 努？図 第’ｏ図Figure l Figure 2 Figure 5 Chrysanthemum △ Mackerel S diagram Figure C Figure 7 Figure 8 Tsutomu? figure Figure 'o'

Claims (1)

【特許請求の範囲】[Claims] １ クロツク成分を含む入力バースト信号が供給され、
そのクロツク周波数を通過中心周波数とする帯域波器と
クロツク周波数にほゞ等しい周波数で発振する局部発振
器と、その局部発振器の出力が供給される電圧制御位相
器と、上記局部発振器の出力信号と上記帯域波器の出力
信号とを入力し、両信号の位相差をそれぞれ検出する同
相位相比較器及び直交位相比較器と、これら同相位相比
較器及び直交位相比較器の出力がそれぞれ供給され、上
記入力バースト信号のデータ部の前で上記両位相比較器
の出力が安定している時点にサンプルホールドする第１
及び第２のサンプルホールド回路と、これら２個のサン
プルホールド回路の出力が供給され、その一方を識別信
号とし、その識別信号の極性に応じて他方をそのまゝ又
は極性反転して上記電圧制御位相器を制御する位相制御
信号を出力する位相制御回路と、上記識別信号の極性に
応じて上記電圧制御位相点へ供給される上記局部発振器
の出力の位相を反転する位相変換器とを具備するクロツ
ク再生回路。1 An input burst signal containing a clock component is supplied,
A bandpass filter whose pass center frequency is the clock frequency, a local oscillator that oscillates at a frequency approximately equal to the clock frequency, a voltage controlled phase shifter to which the output of the local oscillator is supplied, and an output signal of the local oscillator and the An in-phase phase comparator and a quadrature phase comparator are inputted with the output signal of the band wave generator and detect the phase difference between both signals, and the outputs of these in-phase phase comparator and quadrature phase comparator are respectively supplied. The first sample-and-hold signal is sampled and held before the data portion of the burst signal when the outputs of both phase comparators are stable.
and a second sample-and-hold circuit, and the outputs of these two sample-and-hold circuits are supplied, one of which is used as an identification signal, and the other is used as it is or whose polarity is inverted depending on the polarity of the identification signal to perform the above voltage control. It comprises a phase control circuit that outputs a phase control signal for controlling a phase shifter, and a phase converter that inverts the phase of the output of the local oscillator supplied to the voltage control phase point according to the polarity of the identification signal. Clock regeneration circuit.