JPS602815B2 - clock regeneration circuit - Google Patents

Description

【発明の詳細な説明】 本発明は衛星通信、移動通信等における多元接続方式の
如き、安定伝搬状態のみならずフェージング等により受
信レベルが激しく変動するような劣悪な伝搬環境下にお
いても、高速かつ正確なクロツク同期を図る必要のある
高信頼度ディジタル通信方式に用いられる復調器の、効
率的でかつＬＳＩ化に適したクロック再生回路に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION The present invention enables high-speed and high-speed transmission not only in stable propagation conditions, but also in poor propagation environments where the reception level fluctuates drastically due to fading, etc., such as multiple access systems in satellite communications, mobile communications, etc. The present invention relates to a clock recovery circuit that is efficient and suitable for LSI implementation of a demodulator used in highly reliable digital communication systems that require accurate clock synchronization.

ディジタル通信システムの受信装置では、検波回路出力
信号を最良Ｓ／Ｎ点で識別判定しデータを再生する為に
用いる受信側再生クロツクを、単同調回路や位相同期回
路（ＰＭｓｅ ＬＭｋｅｄＬ肌ｐ：ＰＬＬ）等の手段に
より、前記検波回路出力信号等から不要成分を可能な限
り除去してクロック成分を抽出、再生することによって
得るのが通例である。In the receiving device of a digital communication system, the receiving side reproduction clock used to identify and judge the output signal of the detection circuit at the best S/N point and reproduce the data is a single tuned circuit or a phase synchronized circuit (PMse LMkedL skin p: PLL). It is customary to extract and reproduce the clock component by removing unnecessary components as much as possible from the output signal of the detection circuit, etc., by means such as the above.

ところで、多元接続方式のように複数の相手局からの信
号を受信する必要がある場合には、ｉ）相手局との距離
が各々異なる、ｉｉ）移動通信などでは通信中に距離が
変化する、血相手局が通話ごとに変わる等のため、各局
からの受信信号のクロック位相は一定でなく、受信側で
各局クロック位相の変化に追従して再生クロックを生成
する必要がある。By the way, when it is necessary to receive signals from multiple partner stations, such as in a multiple access system, there are two problems: i) the distances to each partner station are different; ii) the distance changes during communication in mobile communications, etc. Since the partner station changes with each call, the clock phase of the received signal from each station is not constant, and it is necessary for the receiving side to generate a reproduced clock by following changes in the clock phase of each station.

また通信の信頼度向上の為に、アンテナ切替等のダイバ
ーシティ受信法が採用されることも多いが、このような
場合には複数の互いに相関の低い受信信号を選択・合成
するので、高い頻度で生じるクロック位相の変化にクロ
ック再生回路が追従することが必要となる。ところが、
単同調回路やＰＬＬ等の従釆のクロック再生回路では、
受信信号のクロック成分に含まれる熱雑音等の不要成分
を除去し高Ｓ／Ｎのクロックを再生するために周波数帯
域幅を狭くしているが、周知の如く帯城幅と位相変化に
対する過渡応答時間は反比例するため、帯域幅を狭くす
れば過渡応答時間が増大し、復調デ−夕の無駄時間の増
加、回線効率の低下は避けられない。In addition, diversity reception methods such as antenna switching are often adopted to improve the reliability of communication, but in such cases, multiple reception signals with low correlation are selected and combined, so reception is performed frequently. It is necessary for the clock recovery circuit to follow the changes in the clock phase that occur. However,
In slave clock regeneration circuits such as single tuned circuits and PLL,
The frequency bandwidth is narrowed in order to remove unnecessary components such as thermal noise contained in the clock component of the received signal and reproduce a high S/N clock, but as is well known, the transient response to band width and phase changes is Since time is inversely proportional, if the bandwidth is narrowed, the transient response time will increase, leading to an increase in dead time in demodulation data and a decrease in line efficiency.

また、ＴＤＭＡ方式用に平均クロックタィミングを検出
し再生クロックを生成すると言う方式も提案されている
が、この場合でもフェージング等の受信レベル変動によ
り同期はずれが生じたり「通信開始時及びダイバーシテ
ィにより受信入力が切り替えられた時には、位相平均時
間分の応答時間を必要とするなどの問題点がある。即ち
従来のクロツク再生回路は、過渡応答時間が長いために
多元接続方式やダイバーシティ受信方式では回線効率を
高めることが困難であることと、フェージング時の同期
はずれに対する対策が施されていない等の欠点を有して
いた。本発明はこれらの欠点を除去するために、クロッ
クタィミング情報の平均化区間を２つ設けへ タイミン
グの分布や受信レベル情報に従って正しいクロックタィ
ミングを与える平均化区間から求められたタイミング情
報に従って高Ｓ／Ｎの再生クロツクを出力することとＬ
同期引込み時にはクロックタィミングのサンプルが与え
られる毎に〜より狭帯域の炉波特性を持つように動作す
ること等により、極めて速い同期引込み特性と同期はず
れの少ない確実で高Ｓ／Ｎのクロック再生特性とを合わ
せ持つようにしたもので、以下図面に従って詳細に説明
する。第１図は本発明の一実施例の構成を示すブロック
図であって、１は信号入力端子、２は再生クロック出力
端子「 ３は発振器、４は分周器、５は位相差平均回路
、６は変化検出回路、７は平均区間判定回路、８は書込
判定回路、９は記憶回路、１川ま位相推移回路、亀１は
制御回路、ａは入力信号、ｂは論理変化を示すパルス信
号、ｃは受信レベル信号、ｄは発振器出力、ｅは第一の
位相差表示信号、ｆは第二の位相差表示信号、ｇは信号
のクロック周波数にほぼ等しい周波数の基準信号「ｈは
平均位相差、ｉは記憶回路９の出力信号、ｊは再生クロ
ック出力、ｋは位相差平均区間選択信号、１は書込禁止
信号、ｍは記憶回路制御信号、ｎは位相差平均時間指示
信号である。本実施例の動作は以下の通りである。In addition, a method has been proposed in which the average clock timing is detected and a recovered clock is generated for the TDMA method, but even in this case, synchronization may occur due to reception level fluctuations such as fading, and "reception input When the clock is switched, there are problems such as requiring a response time equal to the phase average time.In other words, conventional clock regeneration circuits have a long transient response time, making it difficult to improve line efficiency in multiple access systems and diversity reception systems. However, in order to eliminate these drawbacks, the present invention has the following drawbacks: that it is difficult to increase the clock timing information, and that there is no countermeasure against loss of synchronization during fading. To provide two clocks: output a high S/N regenerated clock according to the timing information obtained from the averaging interval that gives correct clock timing according to the timing distribution and reception level information;
During synchronization, every time a clock timing sample is given, it operates to have a narrower band wave characteristic, resulting in extremely fast synchronization pull-in characteristics and reliable high S/N clock regeneration with little synchronization loss. This will be explained in detail below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, in which 1 is a signal input terminal, 2 is a reproduced clock output terminal, 3 is an oscillator, 4 is a frequency divider, 5 is a phase difference averaging circuit, 6 is a change detection circuit, 7 is an average interval judgment circuit, 8 is a write judgment circuit, 9 is a memory circuit, 1 is a phase shift circuit, turtle 1 is a control circuit, a is an input signal, and b is a pulse indicating a logic change. signal, c is the reception level signal, d is the oscillator output, e is the first phase difference display signal, f is the second phase difference display signal, g is the reference signal with a frequency approximately equal to the clock frequency of the signal, and h is the average The phase difference, i is the output signal of the storage circuit 9, j is the reproduced clock output, k is the phase difference average section selection signal, 1 is the write inhibit signal, m is the storage circuit control signal, and n is the phase difference average time instruction signal. The operation of this embodiment is as follows.

３の発振器は受信信号のクロック周波数の一定数倍の周
波数を有する信号を発生し、この信号は４の分周器及び
富１の制御回路に加えられる。The oscillator 3 generates a signal having a frequency that is a fixed number multiple of the clock frequency of the received signal, and this signal is applied to the frequency divider 4 and the control circuit 1.

ここで一定数倍と言う値は各システムに対して要求され
る再生クロツクの位相精度から決定され、大きな値とす
るほど精度は良くなるが回路が大規模になる。一般には
これを２ｎ倍（ｎは自然数）に選ぶと回路構成が簡単に
なる。４の分周器は前記発振器出力信号ｄを一定数分の
一に分間して、前記受信信号のクロック周波数にほぼ等
しい周波数の基準信号ｇを位相推移回路１０に対し出力
するとともに、この基準信号との位相差を示す第一の位
相差表示信号ｅ「及び第一の位相差表示信号ｅと一定位
相差だけ異なる位相差を示す第二の位相差表示信号ｆを
位相差平均回路５に対し出力する。Here, the value of a certain number of times is determined based on the phase accuracy of the reproduced clock required for each system, and the larger the value, the better the accuracy, but the larger the circuit. Generally, if this is chosen to be 2n times (n is a natural number), the circuit configuration will be simplified. The frequency divider No. 4 divides the oscillator output signal d into a fixed number and outputs a reference signal g having a frequency approximately equal to the clock frequency of the received signal to the phase shift circuit 10, and also divides the oscillator output signal d into a fixed number. and a second phase difference display signal f indicating a phase difference that is different from the first phase difference display signal e by a certain phase difference to the phase difference averaging circuit 5. Output.

分周器４は例えば一定数を前記２ｎに選んだ場合、ｎビ
ット並列出力を持つ２ｎカウンタで簡単に構成できる。
このように位相差表示信号を２つ用いることによって、
互いに異なる２つの区間において受信信号のク。ック成
分と基準信号との位相差を累算することができる。例え
ば互いに１８０ｏ異なる区間とした場合には「第１の位
相差表示信号の最上位ビットを反転するだけで、即ちＮ
ＯＴゲート１個で第二の信号を作ることができる。翁の
変化検出回路は受信信号入力ａのクロック成分に対応す
る論理変化タイミングを抽出し、パルス信号ｂとして位
相差平均回路５、平均区間判定回路７および書込判定回
路８に出力する。For example, if a constant number is selected as 2n, the frequency divider 4 can be easily configured with a 2n counter having n-bit parallel outputs.
By using two phase difference display signals in this way,
of the received signal in two different sections. The phase difference between the reference signal and the reference signal can be accumulated. For example, if the intervals are different from each other by 180 degrees, "just invert the most significant bit of the first phase difference display signal, that is, N
A second signal can be created with one OT gate. The change detection circuit extracts the logic change timing corresponding to the clock component of the received signal input a, and outputs it as a pulse signal b to the phase difference averaging circuit 5, the average interval determination circuit 7, and the write determination circuit 8.

位相差平均回路５はこのタイミングに従って各位相差表
示信号ｅ、ｆをサンプルし、その平均値を平均位相差ｈ
として逐次出力する。平均区間判定回路７はサンプルさ
れた第一の位相差表示信号ｅが基準信号ｇに対しｏｏ及
び３６０ｏ近傍のある指定区間内にあるかどうかを判定
し、この区間内にある位相差サンプル数をカウントする
。そしてカウントしたサンプル数を総サンプル数と比較
し、その比の値がある値以上であった場合には、第二の
位相差表示信号ｆを用いて求めた平均位相差を正しい平
均位相差として選択するよう、位相差平均回路５に対し
て位相差平均区間選択信号ｋで指示する。逆に比の値が
ある値以下の場合には、第一の位相差表示信号ｅを用い
て求めた平均位相差を選択するよう指示する。この方法
により基準信号と受信信号のクロック成分間の平均位相
差が正しく求められる理由については第３図を用いて後
述する。記憶回路９は制御回路１１から与えられるアド
レス信号、書込信号、読出信号等の記憶回路制御信号ｍ
に従って平均位相差を記憶、出力する。The phase difference averaging circuit 5 samples each phase difference display signal e, f according to this timing, and calculates the average value as an average phase difference h.
Output sequentially as . The average interval determination circuit 7 determines whether the sampled first phase difference display signal e is within a specified interval near oo and 360o with respect to the reference signal g, and calculates the number of phase difference samples within this interval. Count. Then, the counted number of samples is compared with the total number of samples, and if the ratio is greater than a certain value, the average phase difference obtained using the second phase difference display signal f is determined as the correct average phase difference. The phase difference averaging circuit 5 is instructed to select by the phase difference averaging section selection signal k. Conversely, if the ratio value is less than a certain value, an instruction is given to select the average phase difference determined using the first phase difference display signal e. The reason why the average phase difference between the clock components of the reference signal and the received signal can be accurately determined by this method will be described later with reference to FIG. The memory circuit 9 receives memory circuit control signals m such as address signals, write signals, and read signals given from the control circuit 11.
The average phase difference is stored and output according to the following.

位相推移回路１０は記憶回路９の記憶出力ｉだけ基準信
号ｇの位相を推移させ、受信信号のクロック成分と同期
のとれた再生クロックを出力する。制御回路１１は発振
器３の出力から予め定められた位相差平均時間、多元接
続局数等に従って、位相差平均回路５、平均区間判定回
路７および書込判定回路８への動作開始、終了、リセッ
トなどの信号、及び記憶回路９へのアドレス、書込、読
出信号等を作製し出力する。制御回路１１はまた、同期
引き込み時には記憶回路をバイパスさせ、位相差サンプ
ルが１個入力される黍に平均位相差を示す出力信号ｉを
更新し再生ク。ックｉの位相も同時に更新する。この方
法によりクロツク同期が高速に行なわれる様子は第２図
を用いて後述する。以上の動作により受信レベルが安定
している場合には、正しく再生クロツクを出力すること
ができる。一方、フェージング等により受信レベルが大
きく変動し、必ずしも常に正しい復調信号が本回路に加
えられない場合も多い。従って本発明の回路では対策と
して、受信レベル信号ｃが受信機より与えられる時には
これを書込判定回路８で親定レベルと比較し、受信レベ
ルが規定レベルより低い場合には求めた平均位相差を記
憶しないよう、書込禁止信号１を記憶回路９に出力する
。このとき記憶回路９には、１つ以上前の位相差平均時
間において求められた平均位相差が保持されるので、フ
ェージングによる同期はずれは起らない。実際はフヱー
ジングピッチに比べてクロックタィミングの変動は極め
てゆるやかであるので、前記の方法により同期はずれは
十分回避できる。また受信レベルが与えられない場合に
も、書込判定回路８を用いて書込禁止信号を発生する。
書込判定回路８はｏｏ〜３６０ｏの位相差を適当な区間
に等分し、各区間に入った位相差サンプル数を計数して
位相差分布を求め、受信レベルが低下している場合には
位相差分布が一様分布に近くなることを利用して書込禁
止信号１を発生する。以上のように、本構成例は安定伝
搬状態のみならずフェージング等の劣悪伝搬状態におい
ても、正しく再生クロックを出力できる。The phase shift circuit 10 shifts the phase of the reference signal g by the memory output i of the memory circuit 9, and outputs a reproduced clock synchronized with the clock component of the received signal. The control circuit 11 starts, ends, and resets the operation of the phase difference averaging circuit 5, the average interval judgment circuit 7, and the write judgment circuit 8 according to the predetermined phase difference averaging time, the number of multiple connection stations, etc. from the output of the oscillator 3. , address, write, read signals, etc. to the memory circuit 9 are generated and output. The control circuit 11 also bypasses the storage circuit at the time of synchronization pull-in, updates and reproduces the output signal i indicating the average phase difference when one phase difference sample is input. The phase of block i is also updated at the same time. The manner in which clock synchronization is performed at high speed using this method will be described later with reference to FIG. If the reception level is stable through the above operations, the reproduced clock can be output correctly. On the other hand, the received level fluctuates greatly due to fading, etc., and the correct demodulated signal is not always applied to this circuit in many cases. Therefore, in the circuit of the present invention, as a countermeasure, when the reception level signal c is given from the receiver, it is compared with the parent level in the write judgment circuit 8, and when the reception level is lower than the specified level, the obtained average phase difference is A write inhibit signal 1 is output to the storage circuit 9 so that the data is not stored. At this time, the average phase difference obtained at one or more previous phase difference averaging times is held in the storage circuit 9, so that synchronization due to fading does not occur. In reality, the clock timing fluctuates much more slowly than the fading pitch, so the above method can sufficiently avoid out-of-synchronization. Further, even when no reception level is given, a write inhibit signal is generated using the write determination circuit 8.
The write determination circuit 8 equally divides the phase difference from oo to 360o into appropriate sections, counts the number of phase difference samples that have entered each section, calculates the phase difference distribution, and determines the phase difference distribution if the reception level has decreased. The write inhibit signal 1 is generated by utilizing the fact that the phase difference distribution is close to a uniform distribution. As described above, this configuration example can correctly output a recovered clock not only in a stable propagation state but also in a poor propagation state such as fading.

また、ＴＤＭＡのようにバースト状の信号を用いる方式
においても最初のバーストからクロック同期が成立でき
、各局からのクロックタィミングは制御回路１１からの
アドレス信号に従って記憶回路９に蓄積され、以後のバ
ーストを受信する際には一つ以上前のバーストから得ら
れたクロツクタィミングを用いて再生クロツクを出力す
る。In addition, even in a system that uses burst signals such as TDMA, clock synchronization can be established from the first burst, and the clock timing from each station is stored in the storage circuit 9 according to the address signal from the control circuit 11, and subsequent bursts are stored in the storage circuit 9. When receiving, a recovered clock is output using the clock timing obtained from one or more previous bursts.

次に、第２図を用いて本回路の同期引込み特性を説明す
る。Next, the synchronization pull-in characteristic of this circuit will be explained using FIG.

図中で−点鎖線は受信信号のクロツク成分の位相（雑音
等の影響を除去した真の位相）を示し、細実線は再生ク
ロツクの位相を示す。ただし信号クロックの位相は、比
較の為再生クロツクの精度と同程度に量子化してある。
時刻ｔ＝０ではクロツク同期がかかっていないが、位相
差サンプルが入力される毎に平均化して行くため時間と
ともに狭帯城炉波効果が現われて雑音等の擾乱成分が除
去され、信号クロックに同期がとれて行く様子がわかる
。位相差平均時間を△ｔとすると、△ｔ〜２△ｔの時間
では０〜△ｔの間に得られた平均クロックタィミングで
再生クロックを出力する。図では信号クロック位相が頻
々と変化しているが、実際には変化はゆるやかであるの
で再生クロツクの位相誤差は殆んど無い。多元接続方式
や切替ダイバーシティでは、接続又は切替後には図のよ
うにしてクロック同期をかける。またＴＤＭＡ方式では
△ｔ程度の長さのバースト状信号を用いるので、平均ク
ロツクタィミングを次のバーストまで記憶しておけば良
い。次に第３図に示す受信信号のク。In the figure, the dashed-dotted line indicates the phase of the clock component of the received signal (the true phase after removing the influence of noise, etc.), and the thin solid line indicates the phase of the reproduced clock. However, the phase of the signal clock is quantized to the same degree of accuracy as the reproduced clock for comparison.
At time t=0, clock synchronization is not applied, but since the phase difference samples are averaged each time they are input, a narrow-band castle wave effect appears over time, removing disturbance components such as noise, and changing the signal clock. You can see how the synchronization is achieved. Assuming that the phase difference average time is Δt, the reproduced clock is output at the average clock timing obtained between 0 and Δt in the time period Δt to 2Δt. In the figure, the signal clock phase changes frequently, but in reality the change is gradual, so there is almost no phase error in the reproduced clock. In multiple access systems and switching diversity, clock synchronization is performed as shown in the figure after connection or switching. Furthermore, since the TDMA system uses a burst signal having a length of about Δt, it is sufficient to store the average clock timing until the next burst. Next, the received signal shown in FIG.

ック成分と基準信号との位相差の分布を用いて、本構成
例で平均位相差が正しく求められる理由を説明する。第
３図においてａは通常の場合の位相差分布で、区間＃１
，＃２（互いに１８０ｏ異なる平均位相差区間）ともに
殆んどのサンプル区間内に連続して入るために、両方の
区間で正しい平均位相差が求められる。ｂは平均位相差
が０（または２汀）付近にある場合を示し、位相差サン
プルが０（または２竹）付近に集中し、区間＃２では正
しい平均位相差が求められるが、区間＃１では分布が分
断されているため平均を求めるとｍ付近に誤った平均位
相差が現われる。このような場合には第１図の７の平均
区間判定回路で多くのサンプルが計数され、区間＃２で
求められた平均位相差を選択するよう選択信号ｋが出力
されるので、正しい平均位相差が得られる。ｃは受信レ
ベルが低く位相差がほぼ一様に分布する場合を示し、フ
ェージング等で受信レベルが低下し信号が雑音に埋れた
場合の位相差分布であってほぼ一様分布となり、いずれ
の区間でも正しい平均位相差は求められない。この場合
には８の書込判定回路で一様分布であると判断され記憶
回路９への書込を禁止するので、より以前の平均時間に
得られた平均位相差に従って再生クロックが出力される
。以上説明したように、いずれの位相差分布の場合にも
本構成例によれば、正しい再生クロックを出力できる。
第４図及び第５図は、第１図に示した本発明の実施例中
の位相差平均回路５及び平均区間選択回路７の一構成例
であって、２１，２２はそれぞれ第一、第二の位相差表
示信号入力端子、２３はサンプルタイミング信号入力端
子、２４は位相差平均区間選択信号入力端子、２５は位
相差平均時間指示信号入力端子、２６は平均位相差出力
端子、２７，２８はそれぞれ位相差累算器＃１，＃２，
２９は累算結果選択回路、３０は除算回路、３１は平均
位相差補正回路、３２は計数器、Ａ「 Ｂはそれぞれ第
一、第二の位相差表示信号、Ｃはサンプルタイミング信
号、Ｄは位相差平均区間選択信号、Ｅ、Ｆはそれぞれ累
算結果＃１，＃２，Ｇは選択された累算結果、日は仮平
均位相差「 １は平均位相差、Ｊは総サンプル数、Ｋは
位相差平均時間指示信号、４１は位相差表示信号入力端
子、４２はサンプルタイミング信号入力端子、４３は位
相差平均区間選択信号出力端子、４４はウィンドウ回路
、４５は計数器、４６は比較回路、４７は計数器、Ｍは
位相差表示信号、Ｎは判定結果信号、０はサンプルタイ
ミング信号、Ｐは指定区間内に位相差サンプルがあるこ
とを示す信号、Ｑは指定区間内サンプル数、Ｒは総サン
プル数「 Ｓは位相差平均区間選択信号である。The reason why the average phase difference can be correctly determined in this configuration example will be explained using the distribution of the phase difference between the optical component and the reference signal. In Fig. 3, a is the phase difference distribution in the normal case, and section #1
, #2 (average phase difference sections that differ from each other by 180 degrees) are consecutively included in most of the sample sections, so correct average phase differences can be found in both sections. b indicates the case where the average phase difference is around 0 (or 2 points), the phase difference samples are concentrated around 0 (or 2 points), and the correct average phase difference is found in section #2, but in section #1 Since the distribution is divided, when the average is calculated, an erroneous average phase difference appears near m. In such a case, many samples are counted by the average interval judgment circuit 7 in Figure 1, and a selection signal k is output to select the average phase difference found in interval #2, so that the correct average position can be determined. A phase difference is obtained. c shows the case where the reception level is low and the phase difference is distributed almost uniformly.It is the phase difference distribution when the reception level decreases due to fading etc. and the signal is buried in noise, and it becomes an almost uniform distribution. However, the correct average phase difference cannot be determined. In this case, the write determination circuit 8 determines that the distribution is uniform and prohibits writing to the memory circuit 9, so that the reproduced clock is output according to the average phase difference obtained at an earlier average time. . As explained above, according to this configuration example, a correct reproduced clock can be output in any case of phase difference distribution.
4 and 5 are configuration examples of the phase difference averaging circuit 5 and the averaging section selection circuit 7 in the embodiment of the present invention shown in FIG. 2 phase difference display signal input terminal, 23 is a sample timing signal input terminal, 24 is a phase difference average section selection signal input terminal, 25 is a phase difference average time instruction signal input terminal, 26 is an average phase difference output terminal, 27, 28 are phase difference accumulators #1, #2, and
29 is an accumulation result selection circuit, 30 is a division circuit, 31 is an average phase difference correction circuit, 32 is a counter, A and B are first and second phase difference display signals, respectively, C is a sample timing signal, and D is a Phase difference average section selection signal, E and F are cumulative results #1 and #2, respectively, G is the selected cumulative result, day is the temporary average phase difference, 1 is the average phase difference, J is the total number of samples, K 41 is a phase difference display signal input terminal, 42 is a sample timing signal input terminal, 43 is a phase difference average section selection signal output terminal, 44 is a window circuit, 45 is a counter, and 46 is a comparison circuit. , 47 is a counter, M is a phase difference display signal, N is a determination result signal, 0 is a sample timing signal, P is a signal indicating that there is a phase difference sample within a specified section, Q is the number of samples within a specified section, R is the total number of samples, and S is the phase difference average section selection signal.

第４図の位相差平均回路構成例の動作を以下に説明する
。The operation of the configuration example of the phase difference averaging circuit shown in FIG. 4 will be described below.

２７，２８の各累算器は、サンプルタイミング信号Ｃ（
第１図中の信号ｂに相当）に従って第一、第二の位相差
表示信号Ａ、Ｂを累算する。Each accumulator 27, 28 receives a sample timing signal C(
(corresponding to signal b in FIG. 1), the first and second phase difference display signals A and B are accumulated.

即ち位相差平均区間＃１，＃２で位相差サンプルを累算
するのである。各累算結果Ｅ、Ｆは位相差平均区間選択
信号Ｄに従って累算結果選択回路２９でいずれか一方が
選択されて累算結果Ｇを生じ、累算結果Ｇは除算器３川
こ入る。除算器３川こは計数器３２で求められた総サン
プル数Ｊも入力されており、これで累算結果Ｇを除去す
ることによって仮平均位相差日が出力される。仮平均位
相差日は平均位相差補正回路３１において平均区間に対
応した補正が加えられ、これによって平均位相差１が出
力される。即ち本構成例によれば、位相差サンプルが１
個入力される毎に更新された平均位相差１を出力するこ
とができる。次に第５図の平均区間選択回路の構成例の
動作を説明する。４４のウィンドウ回路は、位相差表示
信号Ｍが指定区間内（この場合は００または３６０ｏ近
傍の区間）にあるかどうかを判定し、判定結果信号Ｎを
出力する。That is, phase difference samples are accumulated in phase difference averaging sections #1 and #2. One of the accumulation results E and F is selected by the accumulation result selection circuit 29 in accordance with the phase difference average section selection signal D to produce an accumulation result G, and the accumulation result G is input to the divider 3. The total number of samples J determined by the counter 32 is also input to the divider 3, and by removing the accumulated result G, the provisional average phase difference date is output. The provisional average phase difference date is subjected to correction corresponding to the average interval in an average phase difference correction circuit 31, and thereby an average phase difference of 1 is output. That is, according to this configuration example, the phase difference sample is 1
It is possible to output an updated average phase difference 1 each time a phase difference 1 is input. Next, the operation of the example configuration of the average interval selection circuit shown in FIG. 5 will be explained. The window circuit 44 determines whether the phase difference display signal M is within a designated section (in this case, an interval near 00 or 360 degrees) and outputs a determination result signal N.

判定結果信号Ｎとサンプルタイミング信号○との論理積
をとることによって、指定区間内に位相差サンプルがあ
る場合には信号Ｐが出力され、信号Ｐは計数器４５で計
数される。計数器４５の出力Ｑは指定区間内サンプル数
を示す。指定区間内サンプル数Ｑは計数器４７で求めら
れた総サンプル数Ｒと比較回路４６で比較され、その比
の値が規定値以上であれば平均区間＃２を選択するよう
に指示する位相差平均区間選択信号Ｓを出力する。本構
成例は指定区間内位相差サンプル数が総サンプル数に対
して規定値以上あるかどうかを判定すると言う動作をす
るため「書込判定回路８中の位相差サンプルの分布形を
判別する部分にも適用することができる。この場合には
本構成例を必要数（分割区間数）だけ用いれば良い。以
上説明したところから明らかなごとく、本発明のクロッ
ク再生回路はディジタル回路のみで構成でき、従って山
１化に適している。By performing a logical product of the determination result signal N and the sample timing signal ◯, if there is a phase difference sample within the specified section, a signal P is output, and the signal P is counted by the counter 45. The output Q of the counter 45 indicates the number of samples within the specified interval. The number of samples in the specified interval Q is compared with the total number of samples R obtained by the counter 47 in the comparator circuit 46, and if the value of the ratio is equal to or greater than a specified value, a phase difference is generated that instructs to select the average interval #2. An average section selection signal S is output. This configuration example operates to determine whether the number of phase difference samples within a specified interval is greater than or equal to a specified value with respect to the total number of samples. In this case, only the required number (number of divided sections) of this configuration example can be used.As is clear from the above explanation, the clock recovery circuit of the present invention can be configured only with digital circuits. , so it is suitable for mountain 1 conversion.

また、各回路の動作はマイクロコンピュータのプログラ
ムに簡単に置きかえることができ、回路全体のは１化が
極めて容易である。以上説明したように本発明のクロツ
ク再生回路は、同期引込み特性が良いために信号の受信
開始後復調データが有効となるまでの無駄時間が極めて
短かくて済むという特徴を持つので、ＴＤＭＡ等のバー
スト状の信号を用いるディジタル通信や切替ダイバーシ
ティ使用時のように受信信号のクロック位相が頻々と変
化するような場合にも使用できること、同期引込み後は
あるビット数を周期として受信信号のクロック成分の平
均位相を求め、再生クロックの位相を更新するので、再
生クロックに高い信頼性とＳ／Ｎを期待できること、受
信レベル低下時や平均位相の信頼度低下時には以前の平
均位相を保持し続けるため、極めて高い同期安定性（同
期がはずれに〈し、こと）を期待できること、平均位相
を２つの異なる区間で求め正しい平均位相を示す区間で
の平均位相に引き込むようになっているので再生クロッ
ク位相の信頼度が高いこと、回路全体がディジタル化さ
れておりまたマイクロコンピュータ等により大部分がソ
フトウェア化できるので簡易なハードウェアで実現でき
は１化に極めて適していること等の特有の効果を有する
ものであり、従って非常に高い回線効率を持つ多元接続
方式などのディジタル通信システムを小型。Further, the operation of each circuit can be easily replaced with a microcomputer program, and the entire circuit can be integrated very easily. As explained above, the clock regeneration circuit of the present invention has a good synchronization pull-in characteristic, so that the dead time from the start of signal reception until the demodulated data becomes valid is extremely short. It can be used even when the clock phase of the received signal changes frequently, such as when using digital communication using burst-like signals or when switching diversity is used, and after synchronization, the clock component of the received signal is Since the average phase of the regenerated clock is calculated and the phase of the regenerated clock is updated, high reliability and S/N can be expected from the regenerated clock, and the previous average phase is maintained when the reception level drops or the reliability of the average phase decreases. , extremely high synchronization stability (no loss of synchronization) can be expected, and since the average phase is calculated in two different intervals and the average phase is brought into the interval that shows the correct average phase, the recovered clock phase is It has unique effects such as high reliability, the entire circuit is digital, and most of it can be converted into software using a microcomputer, so it can be realized with simple hardware and is extremely suitable for integration. It is possible to miniaturize digital communication systems such as multiple access systems and therefore have very high line efficiency.

軽量な装置で構成できる利点を有する。It has the advantage that it can be configured with a lightweight device.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例のブロック図、第２図は本回
路が信号のクロック位相に同期して行く様子を示す説明
図、第３図は種々の位相差分布と各位相差平均区間での
平均位相差の関係を示す説明図、第４図は位相差平均回
路の一構成例のブロック図、第５図は平均区間判定回路
の一構成例のブロック図である。 １・・・・・・信号入力端子、２・・・・・・再生クロ
ック出力端子、３・・・・・・発振器、４…・・・分周
器、５・…・・位相差平均回路、６・・・・・・変化検
出回路、７…・・・平均区間判定回路、８・・・・・・
書込判定回路、９・・・・・・記憶回路、１０・・・・
・・位相推移回路、ａ・・・・・・入力信号、ｂ・・・
・・・論理変化を示すパルス信号、ｃ・・・・・・受信
レベル信号、ｄ……発振器出力、ｅ・・・・・４第一の
位相差表示信号、ｆ・・・・・・第二の位相差表示信号
、ｇ・・・…信号のクロツク周波数にほぼ等しい周波数
の基準信号、ｈ・・・…平均位相差、ｉ・・・・・・記
憶回路９の出力信号、ｊ・・…・再生クロツク出力「
ｋ……位相差平均区間選択信号、１・・・・・・書込禁
止信号、ｍ……記憶回路制御信号、ｎ…・・・位相差平
均時間指示信号、２１・…・・第一の位相差表示信号入
力端子、２２・・・・・・第二の位相差表示信号入力端
子、２３・・・・・・サンプルタイミング信号入力端子
、２４・…・・位相差平均区間選択信号入力端子、２５
・・・・・・位相差平均時間指示信号入力耐子、２６・
・・・・・平均位相差出力端子、２７…・・・位相差累
算器＃１、２８・…・・位相差累算器＃２、２９・・・
・・・累算結果選択回路、３０・・・・・・除算回路、
３１…・・・平均位相差補正回路、３２・・・・・・計
数器、Ａ・・…・第一の位相差表示信号、Ｂ…・・・第
二の位相差表示信号、〇・・・・・サンプルタイミング
信号、Ｄ・・・・・・位相差平均区間選択信号、Ｅ・・
・・・・累算結果＃１、Ｆ・・・・・・累算結果＃２、
Ｇ・・・…選択された累算結果、日・・・…仮平均位相
差、１…・・・平均位相差、Ｊ・・・・・・総サンプル
数、Ｋ・・・・・・位相差平均時間指示信号、４１・・
・・・・位相差表示信号入力端子、４２・・・・・・サ
ンプルタイミング信号入力端子、４３…・・・位相差平
均区間選択信号出力端子、４４……ウィンドウ回路、４
５……計数器、４６…・・・比較回路、４７・・・・・
・計数器、Ｍ・・・・・・位相差表示信号、Ｎ・・・・
・・判定結果信号、０・・・…サンプルタイミング信号
、Ｐ・・・・・・指定区間内に位相差サンプルがあるこ
とを示す信号、Ｑ・・・・・・指定区間内サンプル数、
Ｒ…・・・総サンプル数、Ｓ・…・・位相差平均区間選
択信号。 第１図 第２図 第３図 第４図 第５図Fig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 is an explanatory diagram showing how this circuit synchronizes with the clock phase of a signal, and Fig. 3 shows various phase difference distributions and each phase difference average section. FIG. 4 is a block diagram of an exemplary configuration of a phase difference averaging circuit, and FIG. 5 is a block diagram of an exemplary configuration of an average interval determining circuit. 1... Signal input terminal, 2... Regenerated clock output terminal, 3... Oscillator, 4... Frequency divider, 5... Phase difference averaging circuit. , 6... Change detection circuit, 7... Average interval judgment circuit, 8...
Write determination circuit, 9... Memory circuit, 10...
...Phase shift circuit, a...Input signal, b...
...Pulse signal indicating a logic change, c...Reception level signal, d...Oscillator output, e...4 first phase difference display signal, f......th two phase difference display signals, g... a reference signal with a frequency approximately equal to the clock frequency of the signal, h... average phase difference, i... output signal of the memory circuit 9, j... …・Regenerated clock output “
k...Phase difference average section selection signal, 1...Write inhibit signal, m...Storage circuit control signal, n...Phase difference average time instruction signal, 21...First Phase difference display signal input terminal, 22... Second phase difference display signal input terminal, 23... Sample timing signal input terminal, 24... Phase difference average section selection signal input terminal. , 25
...Phase difference average time indication signal input resistor, 26.
...Average phase difference output terminal, 27...Phase difference accumulator #1, 28...Phase difference accumulator #2, 29...
... Accumulation result selection circuit, 30... Division circuit,
31... Average phase difference correction circuit, 32... Counter, A... First phase difference display signal, B... Second phase difference display signal, 0... ...Sample timing signal, D...Phase difference average section selection signal, E...
...Accumulation result #1, F...Accumulation result #2,
G: Selected cumulative result, Day: Temporary average phase difference, 1: Average phase difference, J: Total number of samples, K: Place Phase difference average time instruction signal, 41...
... Phase difference display signal input terminal, 42 ... Sample timing signal input terminal, 43 ... Phase difference average section selection signal output terminal, 44 ... Window circuit, 4
5... Counter, 46... Comparison circuit, 47...
・Counter, M... Phase difference display signal, N...
...Judgment result signal, 0...Sample timing signal, P...Signal indicating that there is a phase difference sample within the specified section, Q...Number of samples within the specified section,
R: Total number of samples, S: Phase difference average section selection signal. Figure 1 Figure 2 Figure 3 Figure 4 Figure 5

Claims (1)

【特許請求の範囲】[Claims] １ デイジタル通信の受信装置において、受信信号のク
ロツク周波数の一定数倍の発振周波数を有する発振器と
、この発振器の出力信号を一定数分の一に分周して前記
受信信号のクロツク周波数にほぼ等しい周波数の基準信
号を出力するとともにこの基準信号との位相差を示す第
一の位相差表示信号及び該第一の位相差表示信号と一定
位相だけ異なる位相差を示す第二の位相差表示信号を出
力する分周器と、受信信号の論理変化分を検出する変化
検出回路と、受信信号のクロツク成分と前記基準信号と
の位相差がある指定区間内に入った割合を求めることに
より位相差平均区間選択信号を出力する平均区間判定回
路と、前記各位相差表示信号を用いて前記基準信号と受
信信号のクロツク成分との位相差を２つの区間で平均し
前記位相差平均区間選択信号に従って平均位相差を出力
する位相差平均回路と、受信レベルまたは受信信号のク
ロツク成分と前記基準信号との位相差の分布から後記記
憶回路に対し書込禁止信号を出力する書込判定回路と、
平均位相差を前記書込禁止信号及び後記制御回路から出
力される記憶回路制御信号に従って記憶及び読出を行な
う記憶回路と、該記憶回路の平均位相差の出力に従って
前記基準信号の位相を推移させ再生クロツクを出力する
位相推移回路と、前記発振器の出力に応答してアドレス
信号、読出信号、書込信号などの記憶回路制御信号及び
前記位相差平均回路、平均区間判定回路、書込判定回路
に対して位相差平均時間を示す制御信号を出力する制御
回路とを含み、２つの位相差平均区間のうち正しい平均
位相差を与えると判定された区間で求められた平均位相
差を位相差の分布または受信信号レベルに基づいて有効
かどうかを判定した後、以後の再生クロツクの発生に使
用するように前記位相差平均区間選択信号、書込禁止信
号、及び前記各種の制御信号の発生を制御することを特
徴とするクロツク再生回路。1. In a digital communication receiving device, an oscillator having an oscillation frequency that is a fixed number multiple of the clock frequency of the received signal, and an oscillator that divides the output signal of this oscillator into a fixed number that is approximately equal to the clock frequency of the received signal. A first phase difference display signal that outputs a frequency reference signal and shows a phase difference with this reference signal, and a second phase difference display signal that shows a phase difference that differs from the first phase difference display signal by a certain phase. An output frequency divider, a change detection circuit that detects logical changes in the received signal, and a phase difference average by determining the proportion of the phase difference between the clock component of the received signal and the reference signal within a specified interval. an average section determination circuit that outputs a section selection signal; and an average section determination circuit that uses each of the phase difference display signals to average the phase difference between the reference signal and the clock component of the received signal in two sections, and determines the average position according to the phase difference average section selection signal. a phase difference averaging circuit that outputs a phase difference; a write determination circuit that outputs a write inhibit signal to a storage circuit described later from the distribution of the phase difference between the reception level or the clock component of the reception signal and the reference signal;
A storage circuit that stores and reads out the average phase difference according to the write inhibit signal and a storage circuit control signal output from the control circuit described later; and a storage circuit that changes and reproduces the phase of the reference signal according to the output of the average phase difference of the storage circuit. a phase shift circuit that outputs a clock; and memory circuit control signals such as address signals, read signals, and write signals in response to the output of the oscillator, and the phase difference averaging circuit, average interval determination circuit, and write determination circuit. and a control circuit that outputs a control signal indicating a phase difference averaging time based on the distribution of the phase difference or After determining whether or not the received signal is valid based on the level of the received signal, controlling generation of the phase difference average section selection signal, the write inhibit signal, and the various control signals so as to be used for subsequent generation of a recovered clock. A clock regeneration circuit featuring: