JPS6028074B2 - Static MIS memory - Google Patents
Static MIS memoryInfo
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- JPS6028074B2 JPS6028074B2 JP53019833A JP1983378A JPS6028074B2 JP S6028074 B2 JPS6028074 B2 JP S6028074B2 JP 53019833 A JP53019833 A JP 53019833A JP 1983378 A JP1983378 A JP 1983378A JP S6028074 B2 JPS6028074 B2 JP S6028074B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、ＭＩＳＦＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）で構成されたスタティック型ＭＩＳメモＩＪ
Ｉこ関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a static MIS memory IJ configured with MISFETs (insulated gate field effect transistors).
I am concerned.
一般にスタティック型ＭＩＳメモリを構成するメモリ・
セルは、２つのィンバータにより構成されたラツチ回路
と、その入出力端子と１対のデイジット線の間に設けら
れた１対の伝送ゲートＭＩＳＦＥＴとによる６トランジ
スタ型のものである。Memory that generally constitutes static MIS memory
The cell is a six-transistor type including a latch circuit constituted by two inverters and a pair of transmission gate MISFETs provided between its input/output terminal and a pair of digit lines.
そして、第３図に示すように上記ディジット線Ｄｏ，Ｄ
ｏ′には、ェンハソスメント型のＭＩＳＦＥＴＱ２，Ｑ
２′を負荷として設けるものである。このェンハンスメ
ント型ＭＩＳＦＥＴＱ２，Ｑ２′電流電圧特性はそのス
レッショルド電圧をＶＴＨ８とした場合第４図に示すも
のとなり、上記構成のメモリ・セルＣ，の読み出しは、
上記負荷特性を利用して、次のように行なわれる。例え
ば、メモリ・セルＣ，の読み出しを行なう場合、ワード
線Ｗ，を選択し、メモリ・セルを構成する伝送ゲートＭ
ＩＳＦＥＴをオンさせて、デイジット線Ｄ，Ｄとラッチ
回路の入出力端子とを接続し、Ｙデコード出力Ｙｏによ
りＭＩＳＦＥＴＱ３，Ｑ′をオンさせて、上記ディジッ
ト線Ｄｏ，Ｄｏを選択する。Then, as shown in FIG. 3, the digit lines Do, D
o′ is an enhancement type MISFETQ2,Q
2' is provided as a load. The current-voltage characteristics of the enhancement type MISFETs Q2 and Q2' are as shown in FIG. 4 when the threshold voltage is VTH8, and reading from the memory cell C with the above configuration is as follows.
This is done as follows using the above load characteristics. For example, when reading a memory cell C, the word line W is selected and the transmission gate M forming the memory cell is selected.
The ISFET is turned on to connect the digit lines D and D to the input/output terminals of the latch circuit, and the Y decode output Yo turns on the MISFETs Q3 and Q' to select the digit lines Do and Do.
上記〆モリ・セルのラッチ回路は、一方のＭＩＳＦＥＴ
がオンしているため、上記負荷ＭＩＳＦＥＴの一方を通
して電流が流れ、他方のＭＩＳＦＥＴは電流が流れない
。このときの一方の負荷ＭＩＳＦＥＴに流れる電流をＩ
Ｒとすると、そのソース単位は、ＶＲとなる。The latch circuit of the above-mentioned memory cell is connected to one of the MISFETs.
is on, current flows through one of the load MISFETs, and no current flows through the other MISFET. The current flowing through one load MISFET at this time is I
When R, the source unit is VR.
したがって、ＭＩＳＦＥＴＱ３，Ｑ′を介してＶｃｃ−
ＶＴＨ８一ＶＲの電流信号が得られる。一方、書込み動
作は、上記ＭＩＳＦＥＴＱ３，Ｑ′を介して、強制的に
一方のディジット線をＶｃｃレベルに、他方のディジッ
ト線をＯＶとすることにより行なう。Therefore, Vcc-
A current signal of VTH8-VR is obtained. On the other hand, the write operation is performed by forcibly setting one digit line to the Vcc level and the other digit line to OV via the MISFETs Q3 and Q'.
したがって、肌とした方の負荷ＭＩＳＦＥＴには、第４
図に示すような大きな電流ｌｗが流れることとなる。こ
の発明は、書き込み時の消費電流の削減を図ったスタテ
ィック型ＭＩＳメモリを提供するためなされた。Therefore, for the load MISFET with the skin, the fourth
A large current lw as shown in the figure will flow. The present invention was made to provide a static MIS memory that reduces current consumption during writing.
この発明は、スタティック型ＭＩＳメモリのデイジット
線の負荷として、ゲート電源端子に鞍線したェンハンス
メント型ＭＩＳＦＥＴと、ゲートをソースに接線したデ
イプレッション型ＭＩＳＦＥＴとを直列にしたものを用
いるものである。The present invention uses, as a load for a digit line of a static MIS memory, an enhancement-type MISFET whose gate power supply terminal is a saddle wire and a depletion-type MISFET whose gate is connected to the source in series.
以下、実施例によりこの発明を具体的に説明する。EXAMPLES The present invention will be specifically described below with reference to Examples.
第１図は、この発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
同図において、Ｃ，〜Ｃａは、メモリ・セルであり、メ
モリ・セ′一Ｃ，に示すように、スイッチングＭＩＳＦ
ＥＴＱ，ｏ，Ｑ，．と負荷ＭＩＳＦＥＴＱ，２，Ｑ，３
でそれぞれ構成されたィンバータ回路Ｑ，ｏ，Ｑ，２Ｑ
，．，Ｑ，３の入力を互いに他方の出力と接続したラッ
チ回路と、この入出力端子とデイジツト線○ｍ， Ｄｍ
との間に設けられた伝送ゲートＭＩＳＦＥＴＱ，４，Ｑ
伍とにより構成され、上記伝送ゲート肌ＳＦＥＴＱ，４
，Ｑ，５は、共通にワード線Ｗ，の信号で制御されるも
のである。In the same figure, C, ~Ca are memory cells, and as shown in memory cell C, switching MISF
ETQ,o,Q,. and load MISFETQ,2,Q,3
Inverter circuits Q, o, Q, 2Q respectively configured with
、． , Q, 3 are connected to each other's outputs, and these input/output terminals and digit lines ○m, Dm
Transmission gate MISFET Q, 4, Q provided between
The transmission gate skin SFETQ, 4 is composed of
, Q, and 5 are commonly controlled by a signal from the word line W.
上記ディジット線Ｄｍ， Ｄｍの負荷として、ゲートを
電源端子Ｖｃｃに接続したェンハンスメント型ＭＩＳＦ
ＥＴＱ２，Ｑ２′と、ゲートをソースに接続したヂイプ
レッション型ＭＩＳＦＥＴＱ，，Ｑ，′とを直列接続し
た負荷回路Ｑ，，Ｑ２、Ｑ，′，Ｑ２′をそれぞれ用い
るものである。As a load for the above digit lines Dm and Dm, an enhancement type MISF whose gate is connected to the power supply terminal Vcc is used.
Load circuits Q, , Q2, Q,', and Q2' are used in which ETQ2, Q2' and depletion type MISFETs Q, , Q,' whose gates are connected to their sources are connected in series, respectively.
上記ディジット線○，Ｄは、Ｙ選択信号で制御されるス
イッチングＭＩＳＦＥＴＱ３，Ｑ３′を介して、各ディ
ジット線に共通に設けられた読み出しアンプ１の入力に
接続される。The digit lines ◯ and D are connected to the input of a read amplifier 1 provided in common to each digit line via switching MISFETs Q3 and Q3' controlled by the Y selection signal.
同様に書き込みアンプにも接続される（図示せず）。な
お、メモリ・セルは、マトリックス状に配置されるもの
であり、同図は、その一つの例Ｙｍのみに示すものであ
る。It is also connected to a write amplifier (not shown). Note that the memory cells are arranged in a matrix, and the figure shows only one example, Ym.
上述のように直列にしたＭＩＳＦＥＴＱ，，Ｑ２、Ｑ，
′，Ｑ２′を負荷とすることにより、読み出し信号レベ
ルを確保しつつ、書き込み時の消費電流の削減を図るこ
とができる。MISFETQ, , Q2, Q, connected in series as described above
', Q2' as a load, the current consumption during writing can be reduced while ensuring the read signal level.
すなわち、第２図に示すように、ゲートをソースに接続
した肌ＳＦＥＴＱ，，Ｑ，′は、低電圧領域では定電流
特性、旨に換えれば高インピーダンス特性を有し、高電
圧領域では、低インピーダンス特性を有するものであり
、一方、ゲートを電源電圧椅子に接続したェンハンスメ
ント型ＭＩＳＦＥＴＱ，Ｑ２′は、低インピーダンス特
性を有する。In other words, as shown in Fig. 2, the skin SFET Q,,Q,' with the gate connected to the source has constant current characteristics in the low voltage region, or in other words, high impedance characteristics, and in the high voltage region, it has low On the other hand, the enhancement type MISFETQ, Q2' whose gate is connected to the power supply voltage chair has a low impedance characteristic.
したがって、この直列回路Ｑ，，Ｑ２及びＱ，′，Ｑ２
′の負荷特性（電流電圧特性）は、低電圧領域では肌Ｓ
ＦＥＴＱ，．Ｑ，′の特性が支配的となり、一方、高電
圧領域ではＭＩＳＦＥＴＱ２，Ｑ２′の特性が支配的と
なるため、同図点線で示すような特性Ｑ，十Ｑ２となる
。このため、別・したように、読み出し電流ＩＲに対応
する読み出しレベルは、Ｖｃｃ−ＶＴＨ耳−ＶＲと大き
く確保しつつ、書き込み電圧ＶＬに対する消費電流はｌ
ｗと小さくすることができる。Therefore, this series circuit Q,,Q2 and Q,′,Q2
'The load characteristics (current-voltage characteristics) of
FETQ,. On the other hand, in the high voltage region, the characteristics of MISFETQ2 and Q2' become dominant, resulting in the characteristics Q and Q2 as shown by the dotted lines in the figure. For this reason, as mentioned elsewhere, the read level corresponding to the read current IR is ensured to be as large as Vcc - VTH - VR, while the current consumption for the write voltage VL is l.
It can be made as small as w.
なお、同図における電流ｌｗ′は、ＭＩＳＦＥＴＱ，を
設けなかった場合、すなわち、従来回路における消費電
流である。この直列回路Ｑ，，Ｑ２による合成特性は、
両ＭＳＦＥＴのＷ／Ｌ（チャンネル幅／チャンネル長）
比を適当に選ぶことにより、種々の負荷特性が得られ、
読み出し振幅を増大させることも可能となる。Note that the current lw' in the figure is the current consumption in the case where MISFETQ is not provided, that is, in the conventional circuit. The composite characteristics of this series circuit Q, , Q2 are as follows:
W/L (channel width/channel length) of both MSFETs
By selecting the ratio appropriately, various load characteristics can be obtained.
It also becomes possible to increase the read amplitude.
この発明は、前記実施例に限定されず、直列負荷ＭＩＳ
ＦＥＴＱ，，Ｑ２は、その位置を逆にしてもよい。The present invention is not limited to the above embodiments, but is applicable to series load MIS
FETQ,,Q2 may have their positions reversed.
また、メモリセルの具体的回路は、種々変形でき、例え
ばラッチ回路の負荷として、ディプレッション型ＭＩＳ
ＦＥＴを用いたもの、あるいはチャージポンプ素子を用
いたもの等何んであってもよい。Further, the specific circuit of the memory cell can be modified in various ways. For example, as a load of a latch circuit, a depletion type MIS
It may be of any type, such as one using an FET or a charge pump element.
第１図は、この発明の−実施例を示す回路図、第２図は
、その負荷特性図、第３図は、従来技術の一例を示す回
路図、第４図は、その負荷特性図である。
Ｃ，〜Ｃゞ・…メモリ・セル、１……読み出しアンプ。
界’図新２図
薪三図
桁４図Fig. 1 is a circuit diagram showing an embodiment of the present invention, Fig. 2 is a load characteristic diagram thereof, Fig. 3 is a circuit diagram showing an example of the prior art, and Fig. 4 is a load characteristic diagram thereof. be. C, ~Cゞ...memory cell, 1...read amplifier. Kai'Zu New 2 Diagram Firewood 3 Diagram Girder 4 Diagram
Claims (1)
にメモリ・セルを通して流れる電流差を利用して読み出
し電圧信号を得る方式のスタテイツク型ＭＩＳメモリで
あつて、上記負荷手段は、ゲートが電源電圧端子に接続
され上記デイジツト線側に配置されたエンハンスメント
型ＭＩＳＦＥＴと、ゲートがソースに接続され上記電源
電圧端子側に配置されたデイプレツシヨン型ＭＩＳＦＥ
Ｔとによる直列回路とすることを特徴とするスタテイツ
ク型ＭＩＳメモリ。1 A static type MIS memory that obtains a read voltage signal by using a difference in current flowing through a memory cell to a load means provided on a pair of digit lines, and the load means has a gate connected to a power supply voltage terminal. an enhancement type MISFET connected to the digit line and placed on the digit line side; and a depletion type MISFE whose gate is connected to the source and placed on the power supply voltage terminal side.
A static type MIS memory characterized by forming a series circuit with T.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53019833A JPS6028074B2 (en) | 1978-02-24 | 1978-02-24 | Static MIS memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53019833A JPS6028074B2 (en) | 1978-02-24 | 1978-02-24 | Static MIS memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54113222A JPS54113222A (en) | 1979-09-04 |
| JPS6028074B2 true JPS6028074B2 (en) | 1985-07-02 |
Family
ID=12010277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53019833A Expired JPS6028074B2 (en) | 1978-02-24 | 1978-02-24 | Static MIS memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028074B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658081U (en) * | 1979-10-12 | 1981-05-19 | ||
| JPS5668991A (en) * | 1979-11-05 | 1981-06-09 | Hitachi Ltd | Complementary mis memory circuit |
| JPH0831278B2 (en) * | 1981-03-09 | 1996-03-27 | 富士通株式会社 | Memory circuit |
| EP0073726B1 (en) * | 1981-09-01 | 1987-11-25 | Fujitsu Limited | Semi-conductor memory circuit |
| DE3147951A1 (en) * | 1981-12-03 | 1983-06-16 | Siemens AG, 1000 Berlin und 8000 München | STATIC STORAGE CELL |
-
1978
- 1978-02-24 JP JP53019833A patent/JPS6028074B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54113222A (en) | 1979-09-04 |
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