JPS6027996B2 - Access method for image storage device - Google Patents

Description

【発明の詳細な説明】 本発明は画像記憶装置に対するアクセス方式に関し、特
に、画像処理システムにおいて、計算機から画像記憶装
置へのランダムアクセスと、モニタ装置における画面の
擾乱を生ずることないこ行うことができる方式に関する
。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an access method for an image storage device, and in particular, to an image processing system, it is possible to perform random access from a computer to an image storage device and to perform this without causing screen disturbance on a monitor device. Regarding possible methods.

本発明によるアクセス方式は、例えば、医用画像システ
ム或いはグラフィックディスプレイ等に効果的に適用さ
れ得る。The access method according to the present invention can be effectively applied to, for example, a medical imaging system or a graphic display.

一般に、画像をモニタ装置に表示する場合に表示される
べき画像は、計算機によって処理された後大容量の記憶
装置に格納され、次いでモニタに表示させるために、高
速読み出しが可能なバッファ記憶装置に一旦記憶され、
バッファ記憶装置から表示クロックに従って順次画像が
モニタに送出される。Generally, when an image is to be displayed on a monitor device, the image to be displayed is processed by a computer and then stored in a large-capacity storage device, and then stored in a buffer storage device that can be read at high speed in order to display it on the monitor. Once memorized,
Images are sequentially sent from the buffer storage device to the monitor according to the display clock.

オペレータ等は表示画面に表示された画像を眺めながら
計算機と会話を行って画像処理を進めていく。表示画面
に現われた不要な画像情報を消去したり、必要な情報を
表示させたりまたは必要に応じて表示画面の画像情報を
再び計算機に入力する場合に、計算器は大容量の画像記
憶装置に対してランダムアクセスを行う必要がある。と
ころが、大容量記憶装置のランダム・アクセス・サイク
ル・タイムは通常数百ナノ秒のオーダであるのに対し、
バッファ記憶装置への入力のためのページモードサイク
ルタイムは百数十ナノ秒と短か〈、かつバッファ記憶装
置から表示装置への読出し速度は極めて速く、数十ナノ
秒である。従って、オペレータ等の介入により計算機が
大容量記憶装置にアクセスする毎に、バッファ記憶装置
への入力が妨げられるので、画像の同期信号が得られず
画面が乱れたり、画面が消失したりする。このことはオ
ペレータ等の作業の大きな障害となる。これを避けるた
めに、従来から、層展開いう手法が採用されてきた。An operator or the like interacts with the computer while looking at the image displayed on the display screen to proceed with image processing. When erasing unnecessary image information that appears on the display screen, displaying necessary information, or inputting image information on the display screen into the computer again as necessary, the calculator uses a large-capacity image storage device. It is necessary to perform random access. However, the random access cycle time of mass storage devices is typically on the order of several hundred nanoseconds;
The page mode cycle time for input to the buffer storage device is as short as a hundred and several tens of nanoseconds, and the read speed from the buffer storage device to the display device is extremely fast, on the order of tens of nanoseconds. Therefore, each time the computer accesses the mass storage device due to the intervention of an operator or the like, input to the buffer storage device is blocked, so that an image synchronization signal cannot be obtained and the screen becomes distorted or disappears. This becomes a major hindrance to the work of operators and the like. To avoid this, a method called layer expansion has conventionally been adopted.

以下、画像処理システムが扱い得る最大記憶容量を１０
２４×１０２４ビット（１ビット／画素）、画像記憶装
置を構成する複数の記憶素子の各々の記憶容量を６４ｋ
ビットモニタの表示クロック周波数を６皿Ｍ世、大容量
記憶装置からバッファ記憶装置へのページモード・リー
ド・サイクルタイム「すなわち、行列状に配置された記
憶素子の列を指定して行を読出すような場合のアクセス
時間を１６７ナノ秒、そして計算機から大容量記憶装置
へのランダム・アクセスタイムを３００ナ／秒として議
論を展開する。層展開の方式においては、大容量記憶装
置を構成する複数の記憶素子からの画像情報をページモ
ードサイクルタイムで２つのバッファ記憶装置Ａおよび
Ｂに交互に並列に書き込み、一方のバッファから画像情
報を表示クロックに応じてモニタに表示している間に、
他方のバッファに大容量記憶装置から画像情報を入力さ
せた後計算機からランダムアクセスが許される。１ク。Below, the maximum storage capacity that an image processing system can handle is 10
24 x 1024 bits (1 bit/pixel), the storage capacity of each of the multiple storage elements making up the image storage device is 64k
Set the display clock frequency of the bit monitor to six disks, and set the page mode read cycle time from the mass storage device to the buffer storage device. The argument will be developed assuming that the access time in such a case is 167 nanoseconds, and the random access time from the computer to the mass storage device is 300 nanoseconds.In the layer expansion method, multiple while writing the image information from the storage elements in the two buffer stores A and B alternately and in parallel at the page mode cycle time and displaying the image information from one buffer on the monitor in accordance with the display clock.
After inputting image information from the mass storage device to the other buffer, random access is allowed from the computer. 1k.

ックで１つの記憶素子の１画素分の情報を表示するもの
とすると、計算機からのランダムアクセスを、モニタへ
の画像情報の表示中に可能とするために必要な記憶素子
の数、すなわち層数ｎは、（１クロックの周期）×ｎ−
（ページモード読出サイクルタイム）＞ランダムアクセ
スタイム）によって計算され、前述の具体的数値を代入
して計算すると、少なくとも２８でなければならない。
今、３０層の層展開について第１図のタイミングチャー
トに基づいて説明する。Assuming that information for one pixel of one memory element is displayed on a monitor, the number of memory elements required to enable random access from a computer while displaying image information on a monitor, that is, the number of layers. The number n is (period of one clock) x n-
(Page mode read cycle time>Random access time), and when calculated by substituting the above-mentioned specific values, it must be at least 28.
Now, the layer development of 30 layers will be explained based on the timing chart of FIG.

第１図ａはバッファＡへの入力のタイミングを示す図、
第１図ｂはバッファＡからモニタへの出力のタイミング
を示す図、第１図ｃはバッファＢへの入力のタイミング
を示す図、第１図ｄはバッファＢからモニタへの出力の
タイミングを示す図である。図から明らかなように、バ
ッファＡがモニタに出力する時間は、１画素について１
６．７ナノ秒であり、３０層の層展開によりバッファに
格納された画像情報については１６．７×３０＝５０１
ナノ秒である。この５０１ナノ秒のうちの最初の１６７
ナノ秒の間に画像記憶装置（以下メモリと称する）から
バッファＢに次にモニタに転送されるべき画像情報が３
０層の層展開で並列に書き込まれる。５０１ナノ秒の時
間の残りの３３４ナノ秒、すなわち１６万段の２倍の時
間には、バッファＡおよびＢのいずれにもメモリからの
画像情報の書き込みがなく、しかも計算機によるランダ
ムアクセスタイムの３００ナノ秒より大であるので、こ
の期間を利用して第１図ｅに示されるように計算機から
メモ川こ対してランダムアクセスを行うことができる。FIG. 1a is a diagram showing the timing of input to buffer A,
Figure 1b shows the timing of output from buffer A to the monitor, Figure 1c shows the timing of input to buffer B, and Figure 1d shows the timing of output from buffer B to the monitor. It is a diagram. As is clear from the figure, the time that buffer A outputs to the monitor is 1 pixel per pixel.
6.7 nanoseconds, and 16.7 x 30 = 501 for the image information stored in the buffer with a layer expansion of 30 layers.
It is a nanosecond. The first 167 of these 501 nanoseconds
The image information to be transferred from the image storage device (hereinafter referred to as memory) to buffer B to the monitor in the next nanosecond is 3 times.
Written in parallel with 0 layer expansion. During the remaining 334 nanoseconds of the 501 nanosecond time, which is twice the time of 160,000 steps, no image information is written from memory to either buffer A or B, and moreover, the random access time by the computer is 300 nanoseconds. Since it is longer than a nanosecond, it is possible to use this period to perform random access to the memo file from the computer as shown in FIG. 1e.

こうしてモニ夕の画面を乱すことなく計算機からメモリ
へのランダムアクセスが可能となる。しかしながら、前
述の層展開方式によれば、メモリを構成する記憶素子数
は少なくとも２８個必要である。１層あたりの記憶素子
数を最少の１個、すなわち全体で３の固とした場合でも
メモリの記憶容量はメモリ容量である１０２４×１０２
４ビット（ＩＭビット）を大幅に越える１．９６８Ｍビ
ットとなるので、記憶容量が０．９６８Ｍビットだけ無
駄となる。In this way, random access from the computer to the memory becomes possible without disturbing the monitor screen. However, according to the layer expansion method described above, the number of storage elements constituting the memory needs to be at least 28. Even if the number of storage elements per layer is fixed to the minimum of 1, that is, 3 in total, the storage capacity of the memory is the memory capacity of 1024 x 102
Since it is 1.968M bits, which is much more than 4 bits (IM bits), 0.968M bits of storage capacity is wasted.

この記憶容量の無駄は、記憶素子の記憶容量が更に増大
すると益々大きくなり、メモリの価格を押し上げるばか
りでなく、消費電力を増大させる。すなわち６４ｋビッ
ト記憶素子などのような高集積度記憶素子を使用する最
大の目的が、低集積度の素子を使用する場合に比べて素
子数を減少させ、装置の小形化・低電力化・低価格化を
計ることにあるにもかかわらず、多層展開によるメモリ
構成においては層数ｎによって必要最小限の素子数が決
まってしまうために高集積度記憶素子の利点を活かすこ
とができない。本発明の目的は、前述の層展開の従来例
における問題点にかんがみ、バッファからモニタへの読
出クロック周期とバッファのメモリからの書込みクロッ
ク周期との差をクロック毎に蓄積し、その差が計算機か
らメモリへのアクセスタイム以上になった時に、計算機
によるメモリへのアクセスを行わせるという構想に基づ
き、画像メモ川こ対するアクセス方式において、必要最
小限の記憶素子を用いた層展開を可能にし、それにより
装置の小形化メモリの価格の低減化および消費電力の低
下を実現することにある。This waste of storage capacity becomes larger as the storage capacity of the storage element further increases, which not only pushes up the price of the memory but also increases power consumption. In other words, the main purpose of using high-density storage elements such as 64-kbit storage elements is to reduce the number of elements compared to the case of using low-density storage elements, and to make the device smaller, lower power, and lower. Although the goal is to reduce costs, in a memory configuration based on multi-layer development, the minimum number of elements required is determined by the number of layers n, so the advantages of highly integrated memory elements cannot be utilized. In view of the above-mentioned problems in the conventional example of layer expansion, it is an object of the present invention to accumulate the difference between the read clock cycle from the buffer to the monitor and the write clock cycle from the buffer's memory for each clock, and to Based on the concept of having the computer access the memory when the access time to the memory exceeds the memory access time, we have made it possible to expand the layer using the minimum necessary storage elements in the access method for the image memo river. Thereby, the object is to realize miniaturization of the device, reduction in memory cost, and reduction in power consumption.

本発明において提供される方式は、計算機からの画像処
理結果を記憶する画像記憶装置と、該画像記憶装置から
の画像情報を受け取る少なくとも２つのバッファ記憶装
置と、該バッファ記憶装置からの画像情報を表示するモ
ニタ装置とを備え、該バッファ記憶装置の一方が該モニ
外こ画像情報を転送中に、該バッファ記憶装置の他方が
該画像記憶装置からの画像情報を多層展開により受け取
るようにした画像記憶装置へのアクセス方式において、
該バッファ記憶装置から該モニタへの該画像情報の読み
出しクロック周期と該画像記憶装置から該バッファ記憶
装置への該画像情報の書込みクロック周期との差を蓄積
して該計算機の該画像記憶装置へのアクセス時間を得、
それにより該モニタへの画像の表示と中断することなく
計算機が該画像記憶装置をアクセスすることを可能にし
た画像記憶装置に対するアクセス方式である。The system provided in the present invention includes an image storage device that stores image processing results from a computer, at least two buffer storage devices that receive image information from the image storage device, and an image storage device that stores image information from the buffer storage device. and a monitor device for displaying an image, wherein while one of the buffer storage devices is transferring image information to the outside of the monitor, the other buffer storage device receives image information from the image storage device through multilayer development. In the access method to the storage device,
A difference between a clock cycle for reading the image information from the buffer storage device to the monitor and a clock cycle for writing the image information from the image storage device to the buffer storage device is accumulated and sent to the image storage device of the computer. access time,
This is an access method for an image storage device that allows a computer to access the image storage device without interrupting the display of images on the monitor.

以下、本発明の１実施例を第２図および第３図に基づき
説明する。第２図は本発明によるアクセス方式に適用さ
れる画像処理システムの概略ブロック図である。図にお
いて、画像処理システムの最大記憶容量は１０２４×１
０２４ビット、バス２を介して計算機１に接続されてい
る記憶素子３（１）ないし３（１６）の各々は６４ｋビ
ットのＮＭＯＳランダムアクセスメモリである。記憶素
子３（１）ないし３（１６）からなる画像記憶装置４の
記憶容量は、記憶素子３の個数が１針固なので１０２４
ｋビツト（６小ビット×１６）であり、システムの最大
記憶容量と一致している。従って記憶素子の個数はシス
テムの最大記憶容量の観点から、必要最小限に選択され
ている。各記憶素子３（１）ないし３（１６）はバス線
５を介して２つのバッファ記憶装置ＡおよびＢに接続さ
れている。バッファＡおよびＢは高速論出しが可能な従
来の例え、バィポーラ・ランダム・アクセス・メモリで
よい。バッファＡおよびＢはバス線に介してセレク夕７
に接続されており、それにより、バッファＡおよびＢに
格納されている画像情報が交互にモニタ装置８に送られ
、モニタ装置８は入力されたデイジタルル画像情報をア
ナログ量に変換した後、６０ＭＨｚの表示クロック発生
装置９によるクロック周期（１６．７ナノ秒）黍に１画
素ずつ表示する。表示クロック発生装置９の出力はまた
１／１２分周器１０および１／１６分周器１１によって
分周された後クロック切換装置１２に入力される。クロ
ック切襖装置１２は功換制御装置１３による制御のもと
に、分周されたクロック信号を後述する適切なタイミン
グでアドレスカウンタａおよびｂに与え、それによりバ
ッファＡおよびＢの入出力制御を行う。切襖制御装置１
３の出力はまた、セレク夕７の制御入力に接続されてお
り、それにより、バッファＡおよびＢの出力を、後述す
る適切なタイミングでモニタ装置８に送出する。第３図
は第２図のシステムにおけるバッファＡおよびＢの入出
力のタイミングチャートであって、第３図ａは画像記憶
装置４からバッファＡへの入力のタイミングを示す図、
第３図ｂはバッファＡからモニタへの出力のタイミング
を示す図、第３図ｃは画像記憶装置４からバッファＢへ
の入力のタイミングを示す図、第３図ｄはバッファＢか
らモニタへの出力のタイミングを示す図である。Hereinafter, one embodiment of the present invention will be described based on FIGS. 2 and 3. FIG. 2 is a schematic block diagram of an image processing system applied to the access method according to the present invention. In the figure, the maximum storage capacity of the image processing system is 1024 x 1
Each of the storage elements 3(1) to 3(16) connected to the computer 1 via the 024-bit bus 2 is a 64k-bit NMOS random access memory. The storage capacity of the image storage device 4 consisting of the storage elements 3 (1) to 3 (16) is 1024 because the number of storage elements 3 is 1 needle.
It is k bits (6 small bits x 16), which matches the maximum storage capacity of the system. Therefore, the number of storage elements is selected to be the minimum necessary from the viewpoint of the maximum storage capacity of the system. Each storage element 3(1) to 3(16) is connected to two buffer storages A and B via a bus line 5. Buffers A and B may be conventional bipolar random access memories capable of high-speed retrieval. Buffers A and B are connected to the selector 7 via the bus line.
As a result, the image information stored in buffers A and B is alternately sent to the monitor device 8, and the monitor device 8 converts the input digital image information into an analog quantity, and then converts the input digital image information into an analog quantity. The clock cycle (16.7 nanoseconds) by the display clock generator 9 is displayed one pixel at a time. The output of the display clock generator 9 is also divided by a 1/12 frequency divider 10 and a 1/16 frequency divider 11 and then input to a clock switching device 12 . The clock switching device 12 supplies the frequency-divided clock signal to the address counters a and b at appropriate timings, which will be described later, under the control of the functional control device 13, thereby controlling the input and output of the buffers A and B. conduct. Cut-sliding control device 1
3 is also connected to the control input of selector 7, thereby sending the outputs of buffers A and B to monitor device 8 at appropriate timings to be described later. FIG. 3 is a timing chart of input and output of buffers A and B in the system of FIG. 2, and FIG. 3a is a diagram showing the timing of input from the image storage device 4 to buffer A;
Figure 3b is a diagram showing the timing of output from buffer A to the monitor, Figure 3c is a diagram showing the timing of input from image storage device 4 to buffer B, and Figure 3d is a diagram showing the timing of input from buffer B to the monitor. FIG. 3 is a diagram showing the timing of output.

図から明らかなように、バッファＡ，Ｂへの入力のため
のクロツク信号の周波数は６０／１小川ｚであり、バッ
ファＡ，Ｂからの出力のためのクロック信号の周波数は
６０／１８Ｍ世となっている。従って、画像記憶装置４
内の各記憶素子３（１）ないし３（１６）のそれぞれか
らの１画素分の画像情報を並列にバッファＡまたはＢに
入力するために要する時間は、２００．４ナノ秒（前受
両ナ／秒）であり、バッファＡまたはＢに格納された各
記憶素子のそれぞれからの１画素分の画像情報を直列に
モニタに表示するために要する時間は・２６７‐２ナノ
秒（前巽両ナノ秒）である。図において、バッファ８が
各記憶素子の１画素分の画像情報を１６．７×１６ナノ
秒（２６７．２ナノ秒）間で出力している間に、バッフ
ァＡは１６．７×１２ナノ秒（２００．４ナノ秒）間に
各記憶素子から１画素分の情報を並列に受け取るが、１
画素についてのバッファＢの出力時間とバッファＡの入
力時間との差は１６．７×４ナノ秒（６６．８ナノ秒）
しかなく「計算機がこの差の時間内に各記憶素子に対し
てアクセスすることはできない。そこで本発明により、
計算機が各記憶素子に対してアクセスすることができる
時間間隔（３００ナノ秒）が得られる迄上記出力時間と
入力時間の差を集積する。本実施例においては、各記憶
素子のそれぞれからの８画素分の情報、すなわち１６×
８画素の情報をバッファＢから直列にモニタに送出する
と共に、この送出期間中に各記憶素子のそれぞれからの
８画素分の情報、すなわち１６×８画素の情報をバッフ
ァＡに並列に転送させる。バッファＡに１６×８画素の
情報が並列に入力されるのに要する時間は１６．７×１
２×８ナノ秒であり、バッファＢが同じ量の情報を直列
にモニタに転送するのに要する時間は１６．７×１６×
８ナノ秒であるので、１６×８画素の情報についての入
出力の時間差は５３４．４ナノ秒（１６．７×１６×８
−１６．７×１２×８）となり、ランダムアクセスタイ
ムである３００ナノ秒以上である。この５３４．４ナノ
秒の期間には、モニタにバッファＢからの画像情報が表
示されているにも拘らず、いずれのバッファにも画像記
憶装置４からのアクセスが行われていないので、この期
間を利用して画面を乱すことなく計算機が画像記憶装置
に対してアクセスすることができる。バッファＢからの
１６×８画素の情報の出力が完了すると切換制御装置１
３（第２図）はセレクタ７およびクロック切換装置１２
に切換信号を送り、それにより、アドレスカウン夕Ａに
は６０／１８Ｍ世、アドレスカウンタＢには６０／１２
ＭＨｚのクロック信号が与えられると共に、セレクタ７
はバッファＡからの画像情報を表示装置８に転送させ、
以下、バッファＡはモニ外こ１６×８画素の情報を転送
し、バッファＢは各記憶素子のそれぞれから８画素の情
報を受け取るという過程を同様にして繰り返す。以上の
本発明によるアクセス方式の実施例の説明においては、
１針固の記憶素子から構成される画像記憶装置を１個用
いて、１読出しクロック毎に記憶素子の各々からの１画
素の情報を並列に１範目秦分だけバッファに転送したが
、これに替えて、画面に階調を表示したりするために、
上記画像記憶装置を一般にｍ個（ｍは２以上の整数）と
して１読出しクｏック毎に１胸画素分の情報をバッファ
に転送してもよい。As is clear from the figure, the frequency of the clock signal for input to buffers A and B is 60/1 Ogawaz, and the frequency of the clock signal for output from buffers A and B is 60/18M. It has become. Therefore, the image storage device 4
The time required to input one pixel worth of image information from each of the storage elements 3(1) to 3(16) in parallel into buffer A or B is 200.4 nanoseconds (both pre-reception and /second), and the time required to serially display one pixel worth of image information from each storage element stored in buffer A or B on the monitor is ・267-2 nanoseconds (Tatsumi Mae and Tatsumi seconds). In the figure, while buffer 8 is outputting image information for one pixel of each storage element for 16.7 x 16 nanoseconds (267.2 nanoseconds), buffer A is outputting image information for 16.7 x 12 nanoseconds. (200.4 nanoseconds), information for one pixel is received in parallel from each memory element, but 1
The difference between the output time of buffer B and the input time of buffer A for a pixel is 16.7 x 4 nanoseconds (66.8 nanoseconds)
However, it is impossible for a computer to access each storage element within this difference in time.
The differences between the output and input times are accumulated until a time interval (300 nanoseconds) is obtained during which the computer can access each storage element. In this embodiment, information for 8 pixels from each memory element, that is, 16×
Information for 8 pixels is serially sent from buffer B to the monitor, and during this sending period, information for 8 pixels from each storage element, that is, information for 16×8 pixels, is transferred to buffer A in parallel. The time required to input 16 x 8 pixel information in parallel to buffer A is 16.7 x 1
2 x 8 nanoseconds, and the time required for buffer B to serially transfer the same amount of information to the monitor is 16.7 x 16 x
8 nanoseconds, the time difference between input and output for 16 x 8 pixel information is 534.4 nanoseconds (16.7 x 16 x 8
-16.7×12×8), which is more than 300 nanoseconds, which is the random access time. During this period of 534.4 nanoseconds, even though the image information from buffer B is displayed on the monitor, no access is made from the image storage device 4 to any buffer, so during this period Using this, a computer can access the image storage device without disturbing the screen. When the output of 16×8 pixel information from buffer B is completed, switching control device 1
3 (FIG. 2) is the selector 7 and the clock switching device 12.
As a result, address counter A receives 60/18M and address counter B receives 60/12M.
A MHz clock signal is applied, and the selector 7
transfers the image information from buffer A to display device 8,
Thereafter, buffer A transfers information of 16×8 pixels on the outside of the monitor, and buffer B receives information of 8 pixels from each storage element. The process is repeated in the same manner. In the above description of the embodiment of the access method according to the present invention,
Using one image storage device consisting of one-needle storage elements, one pixel of information from each storage element was transferred in parallel to the buffer for one range per readout clock. In order to display gradations on the screen instead of
Generally, there are m image storage devices (m is an integer of 2 or more), and information for one breast pixel may be transferred to the buffer for each readout.

また前述の実施例においては、各記憶素子につき８画素
分の情報の出力時間と入力時間を蓄積したが、これに限
るものではなく、一方のバッファからの出力時間と他方
にバッファへの入力時間との時間差が、計算機によるア
クセスタイムを越えればよい。さらに、画像処理システ
ムの最大記憶容量、表示クロック周波数、記憶素子の記
憶容量等も本実施例に限るものではない。本発明により
高集積度記憶素子を画像記憶装置に有効的に利用でき、
装置の低消費電力化および低価格化が可能となる。Furthermore, in the above embodiment, the output time and input time of information for 8 pixels were accumulated for each memory element, but the invention is not limited to this, and the output time from one buffer and the input time to the other buffer are stored. It is sufficient that the time difference between the two times exceeds the computer access time. Furthermore, the maximum storage capacity of the image processing system, the display clock frequency, the storage capacity of the storage element, etc. are not limited to the present embodiment. According to the present invention, a highly integrated memory element can be effectively used in an image storage device,
It is possible to reduce the power consumption and price of the device.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の３０層の層展開による画像記憶装置に対
するアクセス方式を説明するためのタイミングチャート
、第２図は本発明による画像記憶装置に対するアクセス
方式に適用される画像処理システムの概略ブロック図、
第３図は第２図のシステムにおけるバッファＡおよびＢ
の入出力のタイミングチャートである。 １・・・・・・計算機、３（１）ないし３（１６）・・
・・・・記憶素子、４・・・・・・画像記憶装置、８・
・・・・・モニタ装置、９・・・・・・表示クロツク発
生装置、１０，１１・・・・・・分周器、１２・・・・
・・クロック切換装置、１３・・・・・・切換制御装置
、Ａ，Ｂ・・・・・・バッファ記憶装置、ａ，ｂ……ア
ドレスカウンタ。 第１図 第２図 第３図FIG. 1 is a timing chart for explaining a conventional access method to an image storage device using 30-layer layer expansion, and FIG. 2 is a schematic block diagram of an image processing system applied to the access method to an image storage device according to the present invention. ,
Figure 3 shows buffers A and B in the system of Figure 2.
2 is an input/output timing chart of . 1...Calculator, 3(1) to 3(16)...
... Memory element, 4 ... Image storage device, 8.
... Monitor device, 9 ... Display clock generator, 10, 11 ... Frequency divider, 12 ...
... Clock switching device, 13... Switching control device, A, B... Buffer storage device, a, b... Address counter. Figure 1 Figure 2 Figure 3

Claims (1)

【特許請求の範囲】[Claims] １ 計算機１からの画像情報を記憶する画像記憶装置４
と、該画像記憶装置４からの画像情報を受け取る少なく
とも２つのバツフア記憶装置Ａ，Ｂと、該バツフア記憶
装置Ａ，Ｂからの画像情報を表示するモニタ装置８とを
備え、該バツフア記憶装置Ａ，Ｂの一方が該モニタ装置
８に画像情報を転送中に、該バツフア記憶装置Ａ，Ｂの
他方が該画像記憶装置４からの画像情報を多層展開によ
り受け取るようにした画像記憶装置へのアクセス方式に
おいて、該バツフア記憶装置Ａ，Ｂから該モニタへの該
画像情報の読み出しクロツク周期と該画像記憶装置４か
らバツフア記憶装置Ａ，Ｂへの該画像情報の書込みクロ
ツク周期との差を蓄積して該計算機の該画像記憶装置へ
のアクセス時間を得、それにより該モニタ装置への画像
の表示を中断することなく計算機が該画像記憶装置をア
クセスすることを可能にした、画像記憶装置に対するア
クセス式。1 Image storage device 4 that stores image information from the computer 1
, at least two buffer storage devices A and B that receive image information from the image storage device 4, and a monitor device 8 that displays the image information from the buffer storage devices A and B, the buffer storage device A , B is transmitting image information to the monitor device 8, the other of the buffer storage devices A and B receives image information from the image storage device 4 through multilayer expansion. In this method, the difference between the clock cycle for reading the image information from the buffer storage devices A, B to the monitor and the clock cycle for writing the image information from the image storage device 4 to the buffer storage devices A, B is accumulated. access time to the image storage device of the computer, thereby allowing the computer to access the image storage device without interrupting the display of images on the monitor device; formula.