JP3764622B2 - Image storage device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、複数種類の画像データを書込み及び読出すことが必要なシステムに用いて有効な画像記憶装置に関する。
【0002】
【従来の技術】
近年、テレビジョン受像機や磁気記録再生機等の画像データを処理する装置のシステムには、複数種類の画像データを書込み、あるいは読出しのために複数個のメモリを用いている。この複数種類の画像データとしては、1つのデジタル映像信号を構成するに必要な輝度信号(Y)、色差信号(C)、及び動き情報(M)等がある。このようなデジタル映像信号を書込み、読出すためには、1種類の画像データにつき、少なく共1フィールド分のメモリ容量を必要とする。更にフレーム遅延処理を考えた場合には、1種類の画像データにつき2フィールド分及び余裕度や予備を考慮して、通常3フィールド分の容量とする場合が多い。
【0003】
図18に示すように、例えば5種類の画像データを夫々入力端子IN1〜IN5に入力し、各画像データを夫々のフィールドメモリ101〜105に対して書込み及び読出し処理を行い、出力端子OUT1〜OUT5から5種類の画像データを出力する。これらのメモリ101〜105に対する画像データの書込みと読出し処理は、各メモリにつき書込みと読出しを同じクロックに基づいて同期させて行うこともできるし、あるいは各メモリにつき書込みと読出しの各々を異なったクロックに基づいて非同期で行うこともできる。なお、フレーム遅延処理を行う場合には、メモリ101〜105の各々につき3フィールド分のメモリ容量となる。
【0004】
ところで、このように1つのシステムの中で、5〜6個というように複数個のフィールドメモリを別々に使用すると、システム全体が大型化すると共に、コスト的にも不利になるという問題がある。
【0005】
【発明が解決しようとする課題】
上記のように、1つのシステムの中で、複数個のフィールドメモリを別々に使用すると、システム全体が大形かし、且つコスト高になるという問題がある。
【0006】
本発明は、このような課題に対処してなされたものであり、回路規模の小型化を図り、且つコスト的にも有利な画像記憶装置を提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明は、複数種類の画像データを格納可能な第1のメモリ手段と、前記第1のメモリ手段に書込む画像データを格納しておく第2のメモリ手段と、前記第1のメモリ手段から読み出した画像データを格納しておく第3のメモリ手段と、前記複数種類の画像データを時分割で選択して前記第2のメモリ手段に供給する第1の選択手段と、前記第3のメモリ手段に格納されているデータを時分割で読み出す第2の選択手段と、前記第2のメモリからのデータの読出しと前記第1のメモリ手段への書込み、及び前記第1のメモリ手段からのデータの読出しと前記第3のメモリ手段への書き込みを第1のクロックに基づいて同期させて制御し、前記第2のメモリ手段へのデータの書込み及び前記第3のメモリ手段からのデータの読出しの少なくとも一方を前記第1のクロックとは異なったクロックに基づいて前記第1のクロックと非同期で制御するメモリ制御手段を備え、
前記メモリ制御手段はさらに、前記複数種類の画像データを前記第1のメモリに書込む動作と前記第1のメモリから読出す動作を所定のクロック数分ずつ時分割で行い、かつその時分割の書込みと読出しの周期を1サイクル期間としたとき、前記第1のメモリ手段に対する1水平期間内のデータアクセス期間として、所定数のサイクル期間に相当する第1のデータアクセス期間と、この第1のデータアクセス期間以外に1サイクル期間に相当する予備期間を設定し、前記第1のメモリ手段の書込み・読出し速度と、前記第2のメモリ手段への書込み速度又は前記第3のメモリ手段からの読出し速度との相違によって生じるオーバーフロー又はアンダーフローを前記予備期間に修復するようにしたことを特徴とする画像記憶装置である。
【0008】
また本発明は、複数種類の画像データを格納可能な第1のメモリ手段と、前記第1のメモリ手段に書込む画像データを格納しておく第2のメモリ手段と、前記第1のメモリ手段から読み出した画像データを格納しておく第3のメモリ手段と、前記複数種類の画像データを時分割で選択して前記第2のメモリ手段に供給する第1の選択手段と、前記第3のメモリ手段に格納されているデータを時分割で読み出す第2の選択手段と、前記第2のメモリからのデータの読出しと前記第1のメモリ手段への書込み、及び前記第1のメモリ手段からのデータの読出しと前記第3のメモリ手段への書込み、並びに前記第3のメモリ手段からのデータの読出しを第1のクロックに基づいて同期させて制御し、前記第2のメモリ手段へのデータの書込みを前記第1のクロックとは異なった第2のクロックに基づいてその読出しとは非同期で制御する前記メモリ制御手段とを備え、
前記メモリ制御手段はさらに、前記複数種類の画像データを前記第1のメモリに書込む動作と前記第1のメモリから読出す動作を所定のクロック数分ずつ時分割で行い、かつその時分割の書込みと読出しの周期を1サイクル期間としたとき、前記第1のメモリ手段に対する1水平期間内のデータアクセス期間として、所定数のサイクル期間に相当する第1のデータアクセス期間と、この第1のデータアクセス期間以外に1サイクル期間に相当する予備期間を設定し、前記第1のメモリ手段の書込み・読出し速度と前記第2のメモリ手段への書込み速度の相違によって生じるオーバーフロー又はアンダーフローを前記予備期間に修復するようにしたことを特徴とする画像記憶装置である。
【0009】
さらに本発明は、複数種類の画像データを格納可能な第1のメモリ手段と、前記第1のメモリ手段に書込む画像データを格納しておく第2のメモリ手段と、前記第1のメモリ手段から読み出した画像データを格納しておく第3のメモリ手段と、前記複数種類の画像データを時分割で選択して前記第2のメモリ手段に供給する第1の選択手段と、前記第3のメモリ手段に格納されているデータを時分割で読み出す第2の選択手段と、前記第2のメモリからのデータの読出しと前記第1のメモリ手段への書込み、及び前記第1のメモリ手段からのデータの読出しと前記第3のメモリ手段への書込みを第1のクロックに基づいて同期させて制御し、前記第2のメモリ手段へのデータの書込みを前記第1のクロックとは異なった第2のクロックに基づいてその読出しとは非同期で制御し、前記第3のメモリ手段からのデータの読出しを前記第1,第2のクロックとは異なった第3のクロックに基づいてその書込みとは非同期で制御するメモリ制御手段とを備え、
前記メモリ制御手段はさらに、前記複数種類の画像データを前記第1のメモリに書込む動作と前記第1のメモリから読出す動作を所定のクロック数分ずつ時分割で行い、かつその時分割の書込みと読出しの周期を1サイクル期間としたとき、前記第1のメモリ手段に対する1水平期間内のデータアクセス期間として、所定数のサイクル期間に相当する第1のデータアクセス期間と、この第1のデータアクセス期間以外に1サイクル期間に相当する予備期間を設定し、前記第1のメモリ手段の書込み読出し速度に対する、前記第2のメモリ手段への書込み速度と前記第3のメモリ手段の読出し速度の相違によるオーバーフロー又はアンダーフローを前記予備期間に修復するようにしたことを特徴とする画像記憶装置である。
【0010】
さらにまた本発明は、複数種類の画像データを格納可能な第1のメモリ手段と、前記第1のメモリ手段に書込む画像データを格納しておく第2のメモリ手段と、前記第1のメモリ手段から読み出した画像データを格納しておく第3のメモリ手段と、前記複数種類の画像データを時分割で選択して前記第2のメモリ手段に供給する第1の選択手段と、前記第3のメモリ手段に格納されているデータを時分割で読み出す第2の選択手段と、前記第2のメモリからのデータの読出しと前記第1のメモリ手段への書込み、及び前記第1のメモリ手段からのデータの読出しと前記第3のメモリ手段への書き込みを第1のクロックに基づいて同期させて制御し、前記第2のメモリ手段への書込み及び前記第3のメモリ手段からの読出しの少なくとも一方を前記第1のクロックとは異なったクロックに基づいて、前記第1のクロックと非同期で制御するメモリ制御手段を備え、
前記メモリ制御手段はさらに、前記複数種類の画像データを前記第1のメモリに書込む動作と前記第1のメモリから読出す動作を所定のクロック数分ずつ時分割で行い、かつその時分割の書込みと読出しの周期を1サイクル期間としたとき、前記第1のメモリ手段に対する1水平期間内のデータアクセス期間として、所定数のサイクル期間に相当する第1のデータアクセス期間と、この第1のデータアクセス期間以外に少なくとも1サイクル期間に相当する予備期間を設定し、前記第1のメモリ手段の書込み・読出し速度と、前記第2のメモリ手段への書込み速度又は前記第3のメモリ手段からの読出し速度との相違によって生じるオーバーフロー又はアンダーフローを前記予備期間に修復するようにしたことを特徴とする画像記憶装置である。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【0013】
図1は、本発明の基本的な構成を有した画像記憶装置を概略的に示すブロック図である。複数種類の画像データとして、1つのデジタル映像信号を構成する輝度信号(Y)、色差信号(C)、及び動き情報(M)の3種類の画像データを入出力する場合を例に説明する。
【0014】
画像記憶装置10は、複数種類の画像データを格納可能な入力される3種類の画像データ数に応じて、少なく共3フィールド分の大容量を有する第1のメモリ手段11と、入力端子21〜23から3種類の画像データを入力し、第1のメモリ手段11に書込むべきデータを格納しておく3つのバッファメモリで構成され、夫々ラインメモリ以下の小容量の第2のメモリ手段12と、第1のメモリ手段11から読出したデータを格納しておき、出力端子31〜33に適宜のタイミングで出力することが可能な3つのバッファメモリからなり、夫々ラインメモリ以下の小容量の第3のメモリ手段13と、入力端子24,25から画像の水平同期信号(HD)及び垂直同期信号(VD)を入力し、第1〜第3のメモリ手段11〜13全てを水平及び垂直の同期信号に同期させて制御するメモリ手段14とを備えて構成されている。
【0015】
このメモリ制御手段14は、第1〜第3のメモリ手段11〜13の全てのメモリの夫々につき、書込みと読出しを同じクロック、例えば水平、垂直の同期信号に基づいて同期して行うこともできるし、あるいは第1のメモリ手段11については、後述するように3種類の画像データにつき、書込みと読出しを1サイクル期間毎に時分割で行うようにしているために、書込みと読出しを同じ第1のクロックを用いて同期して行い、且つ第2のメモリ手段12の読出し、並びに第3のメモリ手段13の書込みと読出しを同じ第1のクロックに基づいて同期して行い、第2のメモリ手段12の書込みのみを、第1のクロックとは異なった第2のクロックに基づいて、その読出しとは非同期で行うこともできる。あるいは第1のメモリ手段11の書込みと読出し、及び第2のメモリ手段12の読出し、並びに第3のメモリ手段13の書込みを同じ第1のクロックに基づいて同期して行い、第2のメモリ手段12の書込みを、第1のクロックとは異なった第2のクロックに基づいて、その読出しとは非同期で行い、第3のメモリ手段13の読出しを第1及び第2のクロックとは異なった第3のクロックに基づいて、その書込みとは非同期で行うこともできる。
【0016】
図2は、図1の画像記憶装置のより具体的な構成を示すブロック図である。ここでは図1と同様に3種類の画像のデータを入出力する場合を例に説明する。
【0017】
画像記憶装置10は、第1のメモリ手段である複数種類(図示では3つ)の画像データを格納可能な、少なく共3フィールド分の大容量を有する1つのメモリチップで構成される大容量メモリ11と、第2のメモリ手段を構成する夫々データ入力A〜Cを入力するラインメモリ以下の小容量のメモリからなる書込み側の3つのバッファメモリ12A〜12Cと、第3のメモリ手段を構成する夫々データ出力A〜Cを出力し、書込み側のバッファメモリと同様にラインメモリ以下の小容量のメモリからなる3つのバッファメモリ13A〜13Cと、大容量メモリ11、バッファメモリ12A〜12C及び13A〜13Cを制御するメモリ制御手段を構成するメモリ制御回路15〜17と、3種類の画像データを入力するデータ入力端子21〜23と、3種類の画像データを出力する出力端子31〜33と、画像の水平同期信号(HD)及び垂直同期信号(VD)を入力する入力端子24,25とを備えて構成されている。
【0018】
これらのバッファメモリ12A〜12C及び13A〜13Cは、いずれも書込み用と読出し用のアドレスを全く別々に備えており、デュアルポートと呼ばれていて、書込みと読出しは全く非同期で動作可能であり、書込みと読出しを異なったクロックに基づいて非同期で行うことができるが、図2に示したように、同じクロック、例えば同じ水平、垂直同期信号に基づいて同期して、書込みと読出しを行ってもよい。なお、前記の大容量のメモリ11は、書込みと読出しのアドレスは共通である。
【0019】
このバッファメモリ12A〜12C及び13A〜13Cの動作スピードに対してメモリ11の動作スピードは、非常に高速である。即ち、データ入力A〜Cを、夫々バッファメモリ12A〜12Cに書込むスピードは、低速の書込みであり、それに対してバッファメモリ12A〜12Cから読出してメモリ11に書込む方は高速である。同様にメモリ11から読出してバッファメモリ13A〜13Cに夫々書込むスピードは、高速の書込みであり、それに対してバッファメモリ13A〜13Cからデータ出力A〜Cを、夫々読出す方は、低速である。
【0020】
メモリ制御手段14は、メモリ制御回路15,16,17で構成され、メモリ制御回路15は、大容量メモリ11に対して書込み及び読出しのアドレス信号を供給する。また、メモリ制御回路16は、バッファメモリ12A,12B,12Cの対して書込み及び読出しのアドレス信号を供給するものであり、メモリ制御回路17は、バッファメモリ13A,13B,13Cに対して書込み及び読出しのアドレス信号を供給するものである。
【0021】
続いて図3に、大容量メモリ11への書込み及び読出し動作のタイミングを示す。ここでは、バッファメモリ12A〜12C及び13A〜13Cと、大容量メモリ11との間の書込み及び読出し関係を示している。
【0022】
図3(a)は、1サイクル内でメモリ11に対して3種類の画像データA,B,Cを書込むために割当てられる書込みアドレス期間A(W),B(W),C(W)、及び1サイクル内でメモリ11から3種類の画像データA,B,Cを読出すために割当てられる読出しアドレス期間A(R),B(R),C(R)を示している。
【0023】
メモリ11の書込み期間には、メモリ制御回路15から1サイクルにつき、書込みアドレス期間A(W),B(W),C(W)に対応して複数個ずつのアドレス(図3では、(b)に示す各期間毎の4クロック分、即ち4データ分に対応して各期間毎に4つのアドレス)が順次供給され、同様にメモリ11の読出し期間には、メモリ制御回路から1サイクルにつき、読出しアドレス期間A(R),B(R),C(R)に対応して、複数個ずつのアドレス(図3では、(b)に示す各期間毎の4クロック分、即ち4データ分に対応して、各期間毎に4つのアドレス)が順次供給される。上記のメモリ11書込み期間と読出し期間とで1サイクル期間を構成している。1サイクル期間は、第1のメモリ手段であるメモリ11が、第2、第3のメモリ手段12,13からデータA,B,C(即ち、Y,C,M)からなる1組の画像データを所定のクロック数分だけ(図3では、4クロック分)書込み及び読出しをするための期間と考えることができる。
【0024】
図3(b)は、メモリ11の基本クロックを示しており、バッファメモリ12Aとアクセス(読出し)する期間、バッファメモリ12Bとアクセスする期間、バッファメモリ12Cとアクセスする期間、バッファメモリ13Aとアクセス(書込み)する期間、バッファメモリ13Bとアクセスする期間、バッファメモリ13Cとアクセスする期間というように、夫々のバッファメモリに対してメモリ11が時分割にアクセスする。
【0025】
このように、第1のメモリ手段である大容量のメモリ11と各バッファメモリ間のアクセスが時分割的に切り分けられ、尚且つ基本クロックに対応して、メモリ11に対する入出力のアクセスが行われている。つまり大容量のメモリ11に対する複数種類(例では3種類)の画像データの書込み及び読出しが、同じクロックに基づいて時分割で行われる。
【0026】
これに対して、前述したバッファメモリ12A〜12Cに対するデータA〜Cの書込みと読出しは、同期または非同期で行うことができ、同様にバッファメモリ13A〜13Cに対するデータA〜Cの書込みと読出しは、同期または非同期で行うことができる。
【0027】
次に図4に、バッファメモリ12A〜12Cへのデータの書込み動作と、バッファメモリ13A〜13Cからのデータ読出し動作のタイミングを示す。図4では、バッファメモリ12A〜12C,13A〜13Cに対するデータA〜Cの書込みと読出しを、同期して行う場合の例を示している。
【0028】
図4(a)は、1水平期間(HD期間)におけるバッファメモリへの書込みエリア信号、または読出しエリア信号(図4(c),(f)参照)に対応して、例えば7サイクル分のデータアクセス期間があることを示している。図3から解るように、データA〜Cの夫々に対して1サイクル期間につき、4クロック分のデータの読み書きができるので、7サイクル期間では、28クロック分のデータの読み書きができることになる。
【0029】
図4(b)は、バッファクロックであり、このクロックに対応してバッファメモリへの読み書き動作が行われる。
【0030】
図4(c)は、バッファメモリ12A〜12Cに対する書込みエリア信号発生手段(後述の図9参照)によって生成される信号であり、この書込みエリア信号に基づいて、図8の書込みアドレスカウンタ161,163,165がカウント動作することで、図2または図8に示したバッファメモリ12A〜12Cへの書込みアドレスを生成することができる。
【0031】
図4(d)は、図4(c)の書込みエリア信号に基づく書込みアドレスに対応して、バッファクロックのタイミングでバッファメモリ12A〜12Cに書込まれる書込みデータを示している。
【0032】
同様に図4(e)は、バッファメモリ13A〜13Cに対する読出しエリア信号発生手段(後述の図10参照)によって生成される信号であり、この読出しエリア信号に基づいて、図8の読出しアドレスカウンタ172,174,176がカウント動作をすることで、図2または図8に示したバッファメモリ13Aから13Cへの読出しアドレスを生成することができる。
【0033】
図4(f)は、図4(e)の読出しエリア信号に基づく読出しアドレスに対応して、バッファクロックのタイミングでバッファメモリ13A〜13Cから読み出される読出しデータを示している。
【0034】
以上述べた図4では、バッファメモリ12A〜12C、13A〜13C夫々に対するデータA〜Cの書込みと読出しを、同じクロックに基づいて同期して行う場合の例を示したが、データA〜Cの書込みと読出しを非同期で行う場合には、データの書込み速度と読出し速度間にズレを生ずる(これは、例えばVTRシステムで、再生しながら早送り巻戻し(サーチ)を行う時に、クロックスキューを生じることによって発生する)ことがあり、このような速度間のズレを吸収するための対策を、次に図5を参照して説明する。
【0035】
図5も、図4と同様にバッファメモリ12A〜12Cへのデータ書込み動作と、バッファメモリ13A〜13Cからのデータ読出し動作のタイミングを示している。
【0036】
図5(a)の下段に示した1水平期間内でのデータアクセスサイクル(1〜7サイクルの期間)と図5(b)〜(f)の関係は、図4(a)の下段に示した1水平期間内でのデータアクセスサイクル(1〜7サイクルの期間)と図4(b)〜(f)の関係と同様であるので、その詳細な説明は省略する。但し、図5で図4と異なる点は、図5(a)における1水平期間内に、少なくとも1つのサイクル期間に相当する予備サイクル期間を設けたことである。図5(a)では、1水平期間に図4(a)の場合より1サイクル多い、例えば8サイクル分の期間があり、そのうちの1〜7サイクルの期間が、実際にデータの書込み読出しを行うためのデータアクセス期間(書込み読出しエリア期間)であることを示している。8サイクル目は、上記データアクセス期間以外の時間に、データの書込み速度と読出し速度間のズレ(クロックスキュー)を吸収するために設けた1サイクルの予備期間であり、この予備期間が存在することによって、クロックスキューに基づいて生ずる問題点、例えばバッファメモリのオーバーフローやアンダーフローを修復することが可能となる。
即ち、第2のメモリ手段12からのデータを読出して第1のメモリ手段11に書込む場合、第2のメモリ手段12への書込み速度の方が速いと、読出し時間が不足してオーバーフローとなる場合があるが、1サイクルの予備期間内で読出しを行うことでオーバーフローを修復することができる。また第1のメモリ手段11から第3のメモリ手段13に書込んだデータを読み出す場合、第3のメモリ手段の読出し速度の方が速いと、書込み時間が不足してアンダーフローとなる場合があるが、1サイクルの予備期間内で書込みを行うことでオーバーフローを修復することができる。
【0037】
図6は、図2におけるメモリ制御回路15の構成を示すブロック図である。ここではメモリ11のアドレス信号の生成と、メモリ制御回路16,17への12A〜12C読出しエリア信号、及び13A〜13C書込みエリア信号の生成を行っている。このメモリ制御回路15は、1サイクルカウンタ151と、イネーブル信号デコーダ152と、バッファメモリ12A〜12Cからメモリ11へデータを書込むための書込みアドレス領域カウンタ153〜155と、メモリ11からバッファメモリ13A〜13Cへデータを読み出すための読出しアドレス領域カウンタ156〜158と、各アドレス領域に応じてアドレス信号を選択するためのセレクタ159とを備えて構成されている。
【0038】
1サイクルカウンタ151は、1サイクル期間の中で複数(図3では3つ)の書込みと複数(3つ)の読出しを行うことに対応して、1サイクル期間の中での夫々の書込み読出し動作の位置を知るためのサイクルカウンタである。またイネーブルデコーダ152は、1サイクルカウンタ151の出力に基づいて、A(W)、B(W)、C(W)、A(R)、B(R)、C(R)の各期間を指定する信号を生成するものである。
【0039】
12A〜12C書込みアドレス領域カウンタ153〜155は、イネーブル信号デコーダ152による指定信号に基づいて、各期間のアドレスをカウントする。メモリ11のアドレスマップが図7のようになっているとすると、例えばメモリ11におけるデータA,B,Cに対応した各A,B,Cアドレス領域が、夫々0〜199、200〜399、400〜599番地とした場合、12Aアドレス領域カウンタ153については、最初のサイクル期間で0〜3とカウント(この4カウントは、図3の基本クロックの4カウントに対応している)し、次のサイクル期間に行ったときに4〜7とカウントする。以降同様にカウントしてアドレス信号(番号)を出力する。
【0040】
同様に、12Bアドレス領域カウンタ154については、最初のサイクル期間で200〜203とカウントし、次のサイクル期間に行ったときに204〜207とカウントする。以降同様にカウントしてアドレス信号(番号)を出力する。また12Cアドレス領域カウンタ155についても、最初のサイクル期間で400〜403とカウントし、次のサイクル期間に行ったときに404〜407とカウントし、以降同様にカウントしてアドレス信号(番号)を出力する。13A〜13Cの読出しアドレス領域カウンタ156〜158についても、同様である。
【0041】
セレクタ159は、メモリ11へのアドレス信号を、図3(a)に示したメモリアドレス領域A(W)、B(W)、C(W)、及びA(R)、B(R)、C(R)のエリア指定(換言すれば、前記イネーブル信号デコーダ152からのエリア指定信号)に従って選択するものである。
【0042】
図7は、メモリ11のアドレスマップを示すものである。メモリ11には3つの画像データA,B,C、例えば輝度信号(Y)、色差信号(C)、動き情報(M)に対して、夫々A,B,Cの各アドレス領域(3フィールド分)を割当てる。ここでメモリ11は、A,B,Cの各アドレス領域につき、第1〜第3フィールドの3フィールド分のメモリ容量を持つとしてあるのは、フレーム遅延処理を考えに入れたものである。フレーム遅延を考えなければ、各アドレス領域を1フィールド分の容量としてもよい。Aのアドレス領域として、0〜199番、Bのアドレス領域として200〜399番、Cのアドレス領域として400〜599番を割当てる。
【0043】
前述の図6における書込みアドレス側のアドレス領域カウンタ153は、メモリ11のアドレス0〜199のカウントを、アドレス領域カウンタ154は、メモリ11のアドレス200〜399のカウントを、アドレス領域カウンタ155は、メモリ11のアドレス400〜599のカウントを受け持つことになる。同様に読出しアドレス側のアドレス領域カウンタ156,157,158は、メモリ11のアドレス0〜199、200〜399、400〜599のカウントを夫々受け持つことになる。
【0044】
図8は、図2におけるメモリ制御回路16,17、並びにバッファメモリ12A〜12C及び13A〜13Cとメモリ11間のデータ入出力の構成例を示している。
【0045】
メモリ制御回路16は、書込みアドレスカウンタ161,163,165と、読出しアドレスカウンタ162,164,166とで構成される。書込みアドレスカウンタ161,163,165は、後述(図9)の書込みエリア信号発生手段からの12A〜12C書込みエリア信号に対応して、バッファメモリ12A〜12Cの夫々の書込みアドレスをカウント出力する。
【0046】
読出しアドレスカウンタ162,164,166は、前述(図6)のイネーブル信号デコーダ152からの12A〜12C読出しエリア信号(A(W),B(W),C(W)の各期間に対応した信号)に対応して、バッファメモリ12A〜12Cの夫々の読出しアドレスをカウント出力するものである。書込み側のバッファメモリ12A〜12Cには、夫々上記の書込みアドレスカウンタ161、163、165から書込みアドレスが供給され、上記の読出しアドレスカウンタ162,164,166から読出しアドレスが供給される。
【0047】
書込み側のバッファメモリ12A〜12Cには、夫々データ入力A〜Cを入力し、上記の書込みアドレスに従って書込みが行われ、あるいは上記の読出しアドレスに従って読出しが行われる。バッファメモリ12A〜12Cから上記の読出しアドレスに従って夫々読み出された各データは、セレクタ177によって選択される。
【0048】
このセレクタ177では、読出しアドレスカウンタ162,164,166からの各カウント出力に対応して、バッファメモリ12A〜12Cから読み出された各データを、夫々選択してメモリ11に入力する。このときメモリ11には、図6で述べたメモリ制御回路15から、書込みアドレス信号が供給されていて、当該アドレス信号に従ってメモリ11には、バッファメモリ12A〜12Cから読み出されたデータが、セレクタ177をかいして書込まれる。
【0049】
一方、メモリ制御回路17は、書込みアドレスカウンタ171,173,175と、読出しアドレスカウンタ172,174,176とで構成される。書込みアドレスカウンタ171,173,175は、前述(図6)のイネーブル信号デコーダ152からの13A〜13C書込みエリア信号(A(R),B(R),C(R)の各期間に対応した信号)に対応して、バッファメモリ13A〜13Cの夫々の書込みアドレスを、カウント出力するものである。
【0050】
一方、読出しアドレスカウンタ172,174,176は、後述(図10)の読出しエリア信号発生手段からの13A〜13C読出しエリア信号に対応して、バッファメモリ13A〜13Cの夫々の読出しアドレスをカウント出力する。読出し側のバッファメモリ13A〜13Cには、夫々上記の書込みアドレスカウンタ171,173,175から書込みアドレスが供給され、上記の読出しアドレスカウンタ172,174,176から読出しアドレスが供給される。
【0051】
また、読出し側のバッファメモリ13A〜13Cには、夫々図6のメモリ制御回路15からの読出しアドレス信号によって、メモリ11から読み出されたデータA〜cが夫々入力し、上記の書込みアドレスに従って書込みが行われ、あるいは上記の読出しアドレスに従って読出しが行われ、各データ出力A,B,Cが得られる。
【0052】
図9は、図8に示した12A〜12C書込みアドレスカウンタ161,163,165に供給する書込みエリア信号(図4(c)参照)の発生手段を示すブロック図である。この書込みエリア信号発生手段は、1水平期間につき図4(b)に示すバッファクロックをカウントし、1水平期間の中での位置を知るためのHカウンタ41と、Hカウンタ41のカウント出力に基づいて、図4(c)に示すような1水平期間における水平方向の12A〜12Cの各書込みエリアを指定するためのHデコーダ42〜44と、1垂直期間につき水平同期信号パルスをカウントし、1垂直期間の中での位置を知るためのVカウンタ45と、Vカウンタ45のカウント出力に基づいて、1垂直期間における垂直方向の12A〜12Cの各書込みエリアを指定するためのVデコーダ46〜48と、Hデコーダ42からの12A書込みエリア信号とVデコーダ46からの12A書込みエリア信号とのアンドをとり、12A書込みエリア信号として出力するアンド回路49と、Hデコーダ43からの12B書込みエリア信号とVデコーダ47からの12B書込みエリア信号とのアンドをとり、12B書込みエリア信号として出力するアンド回路50と、Hデコーダ44からの12C書込みエリア信号とVデコーダ48からの12C書込みエリア信号とのアンドをとり、12C書込みエリア信号として出力するアンド回路51とを備えて構成されている。
【0053】
また図10は、図8に示した13A〜13C読出しアドレスカウンタ172,174,176に供給する読出しエリア信号(図4(e)参照)の発生手段を示すブロック図である。この読出しエリア信号発生手段は、1水平期間につき図4(b)に示すバッファクロックをカウントし、1水平期間の中での位置を知るためのHカウンタ61と、Hカウンタ61のカウント出力に基づいて、図4(e)に示すような1水平期間における水平方向の13A〜13Cの各読出しエリアを指定するためのHデコーダ62〜64を有している。
【0054】
更に、1垂直期間につき水平同期信号パルスをカウントし、1垂直期間の中での位置を知るためのVカウンタ65と、Vカウンタ65のカウント出力に基づいて、1垂直期間における垂直方向の13A〜13Cの各読出しエリアを指定するためのVデコーダ66〜68と、Hデコーダ62からの13Aの読出しエリア信号とVデコーダ66からの13Aの読出しエリア信号とのアンドをとり、13A読出しエリア信号として出力するアンド回路69と、Hデコーダ63からの13B読出しエリア信号とVデコーダ67からの13B読出しエリア信号とのアンドをとり、13B読出しエリア信号として出力するアンド回路70と、Hデコーダ64からの13C読出しエリア信号とVデコーダ68からの13C読出しエリア信号とのアンドをとり、13C読出しエリア信号として出力するアンド回路71とを備えて構成されている。
【0055】
以上述べた実施の形態では、図6に示したメモリ制御回路15からの12A〜12C読出しエリア信号、及び13A〜13C書込みエリア信号を、夫々図8に示した読出しアドレスカウンタ162,164,166及び書込みアドレスカウンタ171,173,175に、そのまま入力する構成となっている。
【0056】
この接続構成は、あるバッファメモリに対する書込み(W)と読出し(R)が、図11(a)に示すように書込み(W)動作に対して、読出し(R)動作が常に一定時間を保って並行的に行われている(即ち、書込み(W)、読出し(R)共、1水平期間毎に一定速度で行われている)場合は問題ないが、図11(b)に示すように、書込み(W)速度に対して、読出し(R)速度が低下する(これは、前述のクロックスキューによって生じる)ことにより、書込み(W)動作が1水平期間毎に一定速度で行われているのに対して、読出し(R)動作が時間的に遅れた場合には、1水平期間内に読出し(R)が完了せず、次の水平期間に跨って読み出している最中に、新たな書込み(W)が行われてしまい、データ読出しが良好に行えないという不具合を生じる場合がある。
【0057】
そこで、図11(b)のような不具合が生じたときには、これを検出してバッファメモリ12A〜12Cに対する読出しを停止させ、またバッファメモリ13A〜13Cについても同様にバッファメモリ13A〜13Cに対する書込みを停止させることにより、書込み読出し動作の異常を防ぐことができる。このようなバッファメモリへの書込み読出し動作の異常を防ぐための構成例を図12に示す。また、図13は、図12で設けたデータ数カウンタの動作を、図8に示したアドレスカウンタの動作と対比して示している。
【0058】
図12では、図6に示したメモリ制御回路15からの12A〜12C読出しエリア信号、及び13A〜13C書込みエリア信号を、夫々図8に示した読出しアドレスカウンタ162,164,166及び書込みアドレスカウンタ171,173,175に供給する信号供給ライン上に、第1のスイッチ手段84及び第2のスイッチ手段94を設け、バッファメモリ12A〜12Cまたはバッファメモリ13A〜13Cの書込み読出し異常時、または書込み読出し異常の検出時には、第1のスイッチ手段84または第2のスイッチ手段94をオフにすることにより、12A〜12C読出しエリア信号もしくは13A〜13C書込みエリア信号を、図8に示した12A〜12C読出しアドレスカウンタ162,164,166、または13A〜13C書込みアドレスカウンタ171,173,175に供給するのを、遮断できるように構成している。
【0059】
このバッファメモリ12A〜12Cの各々の書込み読出し動作の異常を検出するために、書込みデータ数カウンタ161−1、163−1、165−1、及び読出しデータ数カウンタ162−1、164−1、166−1を設けている。また同様に、バッファメモリ13A〜13Cの各々の読出し書込み動作の異常を検出するために、書込みデータ数カウンタ171−1、173−1、175−1、及び読出しデータ数カウンタ172−1、174−1、176−1を設けている。
【0060】
まず、バッファメモリ12A〜12Cの各々の書込み読出し動作の異常検出、及び読出し動作の中止について説明する。この書込みデータ数カウンタ161−1、163−1、165−1は、夫々図9に示した書込みエリア信号発生手段からの12A〜12C書込みエリア信号の立上りでカウント動作を開始し、図13に示すように1フィールド期間におけるバッファメモリ12A〜12Cの夫々の書込みデータアクセス数をカウントして出力する。
【0061】
前記読出し数カウンタ162−1,164−1,166−1は、夫々図6に示したイネーブル信号デコーダ152からの12A〜12C読出しエリア信号の各立上りでカウント動作を開始し、図13のように1フィールド期間におけるバッファメモリ12A〜12Cの夫々の読出しデータアクセス数をカウントして出力する。
【0062】
そして減算器81では、書込みデータ数カウンタ161−1のカウンタ出力と、読出しデータ数カウンタ162−1のカウンタ出力との差分をとり、減算器82では、書込みデータ数カウンタ163−1のカウンタ出力と、読出しデータ数カウンタ164−1のカウンタ出力との差分をとり、減算器83では、書込みデータ数カウンタ165−1のカウンタ出力と、読出しデータ数カウンタ166−1のカウンタ出力との差分をとる。
【0063】
バッファメモリ12A〜12Cの各々の読出し書込み動作が、図11(a)のように正常に行われている場合には、減算器81〜83の各々の1フィールド期間での差分値は、略一定となるが、バッファメモリ12A〜12Cの各々の読出し書込み動作が、図11(b)のように異常な場合には、減算器81〜83の各々の1フィールド期間での差分値(絶対値)は、前記一定値から大きく変化した値となる。
【0064】
第1のスイッチ手段84は、減算器81〜83の各々からの1フィールド期間での差分値の変化が許容範囲内にあるか否かで、オンまたはオフするようになっていて、減算器81〜83の各差分出力が許容範囲を外れた場合に、12A〜12C読出しエリア信号の各々の信号供給ラインを遮断(オフ)して、前記読出しアドレスカウンタ162,164,166(図8参照)の各々の動作が行えないようにすることにより、バッファメモリ12A〜12C各々の読出し動作を停止させることができる。
【0065】
次に、バッファメモリ13A〜13Cの各々の書込み読出し動作の異常検出、及び書込み動作の中止について説明する。書込みデータ数カウンタ171−1,173−1,175−1は、夫々図6に示したイネーブル信号デコーダ152からの13A〜13C書込みエリア信号の立上りでカウント動作を開始し、図13に示すように1フィールド期間における各バッファメモリ13A〜13Cの夫々の書込みデータアクセス数をカウントして出力する。また読出しデータ数カウンタ172−1,174−1,176−1は、夫々図10に示した読出しエリア信号発生手段からの13A〜13C読出しエリア信号の各立上りでカウント動作を開始し、図13のように1フィールド期間におけるバッファメモリ13A〜13Cの夫々の読出しデータアクセス数をカウントして出力する。
【0066】
そして減算器91では、書込みデータ数カウンタ171−1のカウンタ出力と、読出しデータ数カウンタ172−1のカウンタ出力との差分をとり、減算器92では、書込みデータ数カウンタ173−1のカウンタ出力と、読出しデータ数カウンタ174−1のカウンタ出力との差分をとり、減算器93では、書込みデータ数カウンタ175−1のカウンタ出力と、読出しデータ数カウンタ176−1のカウンタ出力との差分をとる。
【0067】
バッファメモリ13A〜13Cの各々の書込み読出し動作が、図11(a)のように正常に行われている場合には、減算器91〜93の各々の1フィールド期間での差分値は、略一定値となるが、バッファメモリ13A〜13Cの各々の書込み読出し動作が、図11(b)のように異常な場合には、減算器91〜93の各々の1フィールド期間での差分値(絶対値)は、前記一定値から大きく変化した値となる。
【0068】
また第2のスイッチ手段は、減算器91〜93の各々からの1フィールド期間での差分値の変化が許容範囲内にあるか否かで、オンまたはオフするようになっていて、減算器91〜93の各差分出力が許容範囲を外れた場合に、13A〜13C読出しエリア信号の各々の信号供給ラインを遮断(オフ)して、書込みアドレスカウンタ171,173,175(図8参照)の各々の動作が行えないようにすることにより、バッファメモリ13A〜13Cの各々の書込み動作を停止させることができる。
【0069】
図12に示す構成により、バッファメモリ12A〜12C、またはバッファメモリ13A〜13Cに書込み読出し異常が発生した時は、これを検出してバッファメモリ12A〜12Cに対する読出しを停止し、または同様にバッファメモリ13A〜13Cに対する書込みを停止させることにより、バッファメモリに対する書込み読出し動作が異常のままで推移してしまうのを防ぐことができる。
【0070】
以上述べた画像記憶装置10によれば、第1のメモリ手段としては、画像データの数に応じた数フィールド分の1つの大容量メモリを使用し、第2、第3のメモリ手段としては、各々の画像データにつきラインメモリ以下の小容量のメモリを使用できるので、一度に扱う画像データの種類数が増えても、大容量の1つのメモリチップで構成でき、回路規模の小型化、コストの低減化を図ることができる。
【0071】
従ってこの場合には、一度に扱う画像データの種類数が増えれば増えるほど、より有用となるものである。更にメモリ手段は、第2、第3のメモリ手段の書込みと読出しを非同期で行う場合に、複数種類の画像データの書込み読出しのアクセスを、1サイクル期間内で時分割して行い、1水平期間内においてアクセスのサイクル期間を所定数(例えば7サイクル)期間設定すると共に、アクセスのサイクル期間以外に少なく共1つのサイクル期間を設けることにより、1水平期間内でデータの書込み速度と読出し速度間にズレが生じたときに、これを吸収することができる。
【0072】
また図14は、他の実施の形態の画像記憶装置を示すブロック図である。ここで図示する画像記憶装置10Aが、図1の画像記憶装置10と異なる点は、複数の第3のメモリ手段(13,18,19…)を設けたことである。
【0073】
即ち、読出し側のバッファメモリ手段を増やすことによって、第1のメモリ手段11から同じデータ(これは、複数種類の画像データを1組のデータとしたとき、複数組の同じデータを意味する)を、複数の第3のメモリ手段(13,18,19…)に格納しておき、これらの複数のメモリ手段(13,1819…)から同じデータを異なったタイミング、換言すれば、異なった水平、垂直位相で読み出して、図示しない表示装置の画面上に表示することが可能である。このときメモリ制御手段14Aは、読出しエリア信号(図4(e)、または図5(e)参照)を複数組作成して、同じデータを複数の第3のメモリ手段(13,18,19…)から異なった水平、垂直タイミングで読み出す制御を行う。
【0074】
図15は、図14の装置を用いて表示装置の画面上に、同じデータを異なった水平、垂直位相で表示した例を示している。図中の符号200は、水平、垂直同期信号に対して正規の水平、垂直位相関係で、第3のメモリ手段(13,18,19…)に書込まれた画面位置を示しており、Wは書込みの始点を示している。この表示画面上の位置200に対して、第3のメモリ手段13,18から同じデータを読み出してくる水平、垂直タイミングを変えたものが、符号201,202に示す画面である。またR1,R2は、各画面201,202の読出し始点を示している。
【0075】
次に、図8のバッファメモリ12A〜12Cを一つのチップで、またバッファメモリ13A〜13Cを一つのチップで、夫々バッファメモリとして構成した本発明の主体をなす回路構成例を図16に示す。
【0076】
ここで、メモリ制御回路16は、図8の場合と同様に書込みアドレスカウンタ161、163、165と、読出しアドレスカウンタ162、164、166とで構成される。またメモリ制御回路17は、これも図8の場合と同様に、書込みアドレスカウンタ171,173,175と、読出しアドレスカウンタ172,174,176とで構成される。
【0077】
メモリ11の書込みデータまたは読出しデータは、バッファメモリ12,13に一旦蓄えられる。図8では3つのバッファメモリ、即ち、書込み側のバッファメモリ12A〜12C、及び読出し側のバッファメモリ13A〜13Cの夫々で、3種類のデータを蓄えて処理していたが、図16の場合には、この3つのバッファメモリ12A〜12C、並びに13A〜13Cを、夫々一つに纏めた単一のチップ構成からなるバッファメモリ12並びに13で構成している。
【0078】
このために、単一のバッファメモリ12,13は、3種類のデータを蓄えるために、図17に示すように3つの領域にメモリ12,13を分割している。上記書込みアドレスカウンタ161,163,165、並びに171,173,175、及び読出しアドレスカウンタ162,164,166、並びに172,174,176は、図17のバッファメモリアドレスマップに示すアドレス範囲をカウントする。例えば、アドレス0〜99までの領域にデータAを書込みアドレスカウンタ161,163,165と、読出しアドレスカウンタ162,164,166の夫々のアドレスで制御される。同様にアドレス100〜199にはデータBが、アドレス200〜299にはデータCが格納される。それ以外の動作は図8のカウンタと同様な動作となる。
【0079】
この書込みアドレスカウンタ161,163,165の出力をセレクタ回路300に入力し、カウンタ301の出力により、この書込みアドレスカウンタ161,163,165の何れかの出力を選択している。このカウンタ301のカウント動作は、上記書込みアドレスカウンタ161,163,165の動作速度の4倍の速度で動作し、書込みアドレスカウンタ161,163,165が1つカウントアップする時間に、カウンタ回路301は4つカウントアップする。尚、カウンタ301は、(0)〜(3)までカウント動作をするものとする。
【0080】
従って、カウンタ301の出力が(0)の時に、書込みアドレスカウンタ161の出力を選択し、同様にカウンタ301の出力が(1)の時に、書込みアドレスカウンタ163の出力を、カウンタ301の出力が(2)の時に、書込みアドレスカウンタ165に出力を選択するようにすることで、バッファメモリ12には、時分割で書込みアドレスを与えることができる。
【0081】
同様に、このカウンタ301で選択動作を行うセレクタ回路302が設けられ、このセレクタ回路302の入力にデータ入力A〜Cが供給され、セレクタ回路302で選択されたデータA〜Cは、バッファメモリ12に供給される。このセレクタ回路302は、カウンタ301の出力が(0)の時にデータ入力Aを、カウンタ301の出力が(1)の時にデータ入力Bを、カウンタ301の出力が(2)の時にデータ入力Cを選択することで、バッファメモリ12に時分割で、3種類のデータを入力することが可能となる。
【0082】
一方、読出しアドレスカウンタ162,164,166の出力は、セレクタ回路303に入力されている。上記読出しアドレスカウンタ162,164,166は、同時にカウント動作をすることはなく、必ずどれか一つがカウント動作をしている場合には、他の2つのカウンタは休止している。このセレクタ回路303では、カウント動作している読出しアドレスカウンタ162,164,166の出力を選択し、セレクタ回路303の出力は、バッファメモリ12の読出しアドレスとなる。従って、バッファメモリ12の読出しデータは、3種類のデータが時分割で出力され、メモリ11に書込まれる。
【0083】
以上では、書込み側のバッファメモリ12の制御動作について説明したが、同様に読出し側のバッファメモリ13の制御動作について説明する。即ち、書込みアドレスカウンタ171,173,175の出力は、セレクタ回路304に入力されている。上記書込みアドレスカウンタ171,173,175は、同時にカウント動作をすることはなく、必ずどれか一つがカウント動作をしている場合には、他の2つのカウンタは休止している。セレクタ回路304では、カウント動作をしているカウンタの出力を選択し、セレクタ回路304の出力は、バッファメモリ13の書込みアドレスとなる。従って、メモリ11から読み出された3種類の時分割されたデータが、バッファメモリ13に書込まれる。
【0084】
一方、読出しアドレスカウンタ172,174,176の出力は、セレクタ回路305に入力し、カウンタ306の出力により選択している。カウンタ306のカウント動作は、上記読出しアドレスカウンタ172,174,176の動作速度の4倍の速度で動作し、読出しアドレスカウンタ172,174,176が1つカウントアップする時間に、カウンタ回路306は4つカウントアップする。尚、カウンタ306は、(0)〜(3)までカウント動作をするものとする。
【0085】
従って、カウンタ306の出力が(0)の時に、読出しアドレスカウンタ172の出力を選択し、同様にカウンタ306の出力が(1)の時に、読出しアドレスカウンタ174の出力を、カウンタ306の出力が(2)の時に、読出しアドレスカウンタ176の出力を選択するようにすることで、バッファメモリ13には、時分割で読出しアドレスを与えることができる。
【0086】
このバッファメモリ13からの出力は、カウンタ306のカウンタ出力をデコード化するデコード回路313によって得られる切換え信号によって制御されるラッチ回路307,308,309でラッチされる。即ち、ラッチ回路307は、カウンタ306の出力が(0)の時にデータ入力Aを、ラッチ回路308は、カウンタ306の出力が(1)の時にデータ入力Bを、ラッチ回路309は、カウンタ306の出力が(2)のときにデータ入力Cを夫々ラッチする。そして同様に、デコード回路307によって制御されるラッチ回路310,311,312は、夫々カウンタ306の出力が(3)の時にラッチ回路307,308,309のデータをラッチし、同時に出力する。
【0087】
このように、図16に示す回路で構成することにより、メモリ11の周辺に配置される多数のバッファメモリ12A〜12C、13A〜13Cを、少数のバッファメモリ12,13で構成することができ、メモリの使用個数を減らすことができるので、IC化に適した回路構成を達成することができる。このバッファメモリ12A〜12C、13A〜13Cを削減することで、基板の占有スペースも削減できるばかりでなく、バッファメモリ12A〜12C、13A〜13Cへの配線長が長くなると、配線のインダクタやキャパシタ成分等が変化し、クロックのタイミングが遅延されてしまうおそれがある。このために、多数のバッファメモリ12A〜12C,13A〜13Cを使用していると、これら個々のバッファメモリ12A〜12C,13A〜13C間で、このタイミングにバラツキを生じるおそれがあり、万一バラツキが発生した場合には、個々に設計・製造対応で調整するのが非常に困難となるが、この使用個数を大幅に減少させて少量のバッファメモリ12,13で構成することによって、例えバラツキが発生したような事態においても個々の対応が非常に採り易く、このために設計・製造の効率化にも寄与することができる。
【0088】
尚、以上の実施の形態では、データ入力A,B,Cとして3種類の画像データを入力する場合について説明したが、本発明はこれに限定されないことは勿論であり、例えばメモリ11として、3種類以上で各3フィールド分以上の大容量メモリを使用すれば、フレーム遅延処理をも考慮に入れて、非常に多種類の画像データの書込み読出しを時分割的におこなうことができ、画像記憶装置としての回路規模を小型化できると共に、経済的にも有利である。
【0089】
【発明の効果】
以上述べたように本発明によれば、複数種類の画像データの読み書きに大容量メモリを使用し、当該メモリを時分割でアクセスする構成としたので、回路規模の小型化を実現し、且つコスト的にも有利な画像記憶装置を実現することが可能となるばかりでなく、基板上での占有面積の減少が図られ、またメモリ手段の設計・製造での個々の対応が採り易く構成することが可能なので、設計・製造の効率化にも寄与することが期待されるものである。
【図面の簡単な説明】
【図1】本発明の実施の形態をとる基本的構成の画像記憶装置を示すブロック図。
【図2】図1の画像記憶装置のより具体的な構成を示すブロック図。
【図3】大容量メモリ11への書込み読出し動作のタイミングを示す図。
【図4】バッファメモリ12A〜12Cへのデータ書込み動作と、バッファメモリ13A〜13Cからのデータ読出し動作とを同期して行う場合のタイミングを示す図。
【図5】バッファメモリ12A〜12Cへのデータ書込み動作と、バッファメモリ13A〜13Cからのデータ読出し動作とを非同期で行う場合のタイミングを示す図。
【図6】図2におけるメモリ制御回路15の構成を示すブロック図。
【図7】大容量メモリ11のアドレスマップを示す図。
【図8】図2におけるメモリ制御回路16,17の構成例、並びにバッファメモリ12A〜12C及び13A〜13Cとメモリ11間のデータ入出力の構成例を示すブロック図。
【図9】図8に示した12A〜12C書込みアドレスカウンタ161,163,165に供給する書込みエリア信号の発生手段を示すブロック図。
【図10】図8に示した13A〜13C読出しアドレスカウンタ172,174,176に供給する読出しエリア信号の発生手段を示すブロック図。
【図11】書込み(W)速度に対して読出し(R)速度が低下した場合に生ずる不具合点を説明する図。
【図12】図11に述べた不具合点を防ぐためのメモリ制御回路15〜17間の別の構成を示すブロック図。
【図13】図12に示すデータ数カウンタの動作を、図8に示したアドレスカウンタの動作と対比して示す説明図。
【図14】本発明の画像記憶装置の別形態を示すブロック図。
【図15】図14の装置を用いて表示装置の画面上に、同じデータを異なった水平、垂直位相で表示した例を示す図。
【図16】図8に示すバッファメモリ12A〜12Cと13A〜13Cを、夫々1つのメモリチップで構成した場合を示すブロック図。
【図17】図16に示すバッファメモリ12,13のアドレスマップを示す説明図。
【図18】従来の画像記憶装置を示すブロック図。
【符号の説明】
10,10A:画像記憶装置
11:第1のメモリ手段(大容量メモリ)
12:第2のメモリ手段(バッファメモリ)
12A,12B,12C:バッファメモリ
13:第3のメモリ手段(バッファメモリ)
13A,13B,13C:バッファメモリ
14,14A:メモリ制御手段
15,16,17:メモリ制御回路
21,22,23:データ入力端子
31,32,33,34,35,36,37,38,39:データ出力端子
300,302,303,304,305:セレクタ回路
301,306:カウンタ
307,308,309,310,311,312:ラッチ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image storage device effective for use in a system that needs to write and read a plurality of types of image data.
[0002]
[Prior art]
In recent years, a system of an apparatus for processing image data such as a television receiver or a magnetic recording / reproducing apparatus has used a plurality of memories for writing or reading a plurality of types of image data. As the plurality of types of image data, there are a luminance signal (Y), a color difference signal (C), motion information (M), and the like necessary for constituting one digital video signal. In order to write and read such a digital video signal, at least one field of memory capacity is required for one type of image data. In addition, when considering frame delay processing, the capacity is usually set to 3 fields for one type of image data in consideration of 2 fields and margin and reserve.
[0003]
As shown in FIG. 18, for example, five types of image data are input to the input terminals IN1 to IN5, and each image data is written to and read from the
[0004]
By the way, when a plurality of field memories such as 5 to 6 are separately used in one system as described above, there is a problem that the whole system is increased in size and disadvantageous in terms of cost.
[0005]
[Problems to be solved by the invention]
As described above, when a plurality of field memories are used separately in one system, there is a problem that the whole system becomes large and the cost becomes high.
[0006]
The present invention has been made in response to such a problem, and an object of the present invention is to provide an image storage device that can reduce the circuit scale and is advantageous in terms of cost.
[0007]
[Means for Solving the Problems]
The present invention includes a first memory means capable of storing a plurality of types of image data, a second memory means for storing image data to be written in the first memory means, and the first memory means. Third memory means for storing the read image data, and selecting the plurality of types of image data by time divisionIn the second memory meansFirst selection means to supply; second selection means for reading out data stored in the third memory means in a time-sharing manner;Reading data from the second memory and writing to the first memory means, and reading data from the first memory means and writing to the third memory means based on the first clock. And at least one of data writing to the second memory means and data reading from the third memory means based on a clock different from the first clock. Memory control means that controls asynchronously with the clock of
The memory control means further performs an operation for writing the plurality of types of image data in the first memory and an operation for reading from the first memory by a predetermined number of clocks in a time-sharing manner, and writing in the time-sharing manner. As a data access period within one horizontal period for the first memory means, a first data access period corresponding to a predetermined number of cycle periods, and the first data In addition to the access period, a preliminary period corresponding to one cycle period is set, the writing / reading speed of the first memory means, the writing speed to the second memory means, or the reading speed from the third memory means The overflow or underflow caused by the difference from the above is repaired in the preliminary periodAn image storage device.
[0008]
The present invention also provides a first memory means capable of storing a plurality of types of image data, a second memory means for storing image data to be written to the first memory means, and the first memory means. A third memory means for storing the image data read from the image data, and selecting the plurality of types of image data in a time-sharing mannerIn the second memory meansFirst selection means to supply; second selection means for reading out data stored in the third memory means in a time-sharing manner;Reading data from the second memory and writing to the first memory means, reading data from the first memory means and writing to the third memory means, and the third memory Reading data from meansBased on the first clock to control the second memory means.Write data toThe memory control means for controlling asynchronously with the reading based on a second clock different from the first clock;With,
The memory control means further performs an operation for writing the plurality of types of image data in the first memory and an operation for reading from the first memory by a predetermined number of clocks in a time-sharing manner, and writing in the time-sharing manner. As a data access period within one horizontal period for the first memory means, a first data access period corresponding to a predetermined number of cycle periods, and the first data In addition to the access period, a spare period corresponding to one cycle period is set, and an overflow or underflow caused by a difference between the writing / reading speed of the first memory means and the writing speed to the second memory means is detected in the spare period. It is characterized by being repairedAn image storage device.
[0009]
Furthermore, the present invention provides a first memory means capable of storing a plurality of types of image data, a second memory means for storing image data to be written in the first memory means, and the first memory means. A third memory means for storing the image data read from the image data, and selecting the plurality of types of image data in a time-sharing mannerIn the second memory meansFirst selection means to supply; second selection means for reading out data stored in the third memory means in a time-sharing manner;Reading data from the second memory and writing to the first memory means, and reading data from the first memory means and writing to the third memory meansControlled synchronously based on the first clock, to the second memory meansDataWriting is controlled asynchronously with reading based on a second clock different from the first clock, and reading of data from the third memory means is different from the first and second clocks. Memory control means for controlling asynchronously with the writing based on the third clock,
The memory control means further performs an operation for writing the plurality of types of image data in the first memory and an operation for reading from the first memory by a predetermined number of clocks in a time-sharing manner, and writing in the time-sharing manner. As a data access period within one horizontal period for the first memory means, a first data access period corresponding to a predetermined number of cycle periods, and the first data In addition to the access period, a preliminary period corresponding to one cycle period is set, and the difference between the writing speed to the second memory means and the reading speed of the third memory means with respect to the writing / reading speed of the first memory means The overflow or underflow caused by the above is repaired in the preliminary period.An image storage device.
[0010]
Furthermore, the present invention provides a first memory means capable of storing a plurality of types of image data, a second memory means for storing image data to be written in the first memory means, and the first memory. Third memory means for storing image data read from the means; first selection means for selecting the plurality of types of image data in a time-division manner and supplying them to the second memory means; Second selection means for reading data stored in the memory means in a time-sharing manner, reading data from the second memory, writing to the first memory means, and from the first memory means Data reading and writing to the third memory means are controlled in synchronization with each other based on a first clock, and at least one of writing to the second memory means and reading from the third memory means The Serial to the first clock based on different clocks, provided with a memory control means for controlling at said first clock and asynchronous,
The memory control means further performs an operation for writing the plurality of types of image data in the first memory and an operation for reading from the first memory by a predetermined number of clocks in a time-sharing manner, and writing in the time-sharing manner. As a data access period within one horizontal period for the first memory means, a first data access period corresponding to a predetermined number of cycle periods, and the first data In addition to the access period, a preliminary period corresponding to at least one cycle period is set, and the writing / reading speed of the first memory means and the writing speed to the second memory means or reading from the third memory means An overflow or underflow caused by a difference from the speed is repaired in the preliminary period.An image storage device.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0013]
FIG. 1 is a block diagram schematically showing an image storage device having the basic configuration of the present invention. A case will be described as an example where three types of image data of a luminance signal (Y), a color difference signal (C), and motion information (M) constituting one digital video signal are input / output as a plurality of types of image data.
[0014]
The image storage device 10 includes a
[0015]
The
[0016]
FIG. 2 is a block diagram showing a more specific configuration of the image storage device of FIG. Here, as in FIG. 1, a case where data of three types of images is input / output will be described as an example.
[0017]
The image storage device 10 is a large-capacity memory composed of a single memory chip capable of storing a plurality of types (three in the figure) of image data as the first memory means and having a large capacity for at least three fields. 11 and three
[0018]
These
[0019]
The operation speed of the
[0020]
The memory control means 14 includes
[0021]
Next, FIG. 3 shows timings of writing and reading operations to the
[0022]
FIG. 3A shows a write address period A (W), B (W), C (W) assigned to write three types of image data A, B, C to the
[0023]
In the write period of the
[0024]
FIG. 3B shows a basic clock of the
[0025]
In this manner, access between the large-
[0026]
On the other hand, the writing and reading of the data A to C with respect to the
[0027]
Next, FIG. 4 shows the timing of the data write operation to the
[0028]
FIG. 4A shows, for example, 7 cycles of data corresponding to a write area signal or a read area signal (see FIGS. 4C and 4F) to the buffer memory in one horizontal period (HD period). Indicates that there is an access period. As can be seen from FIG. 3, since data of 4 clocks can be read and written for each cycle of data A to C, data of 28 clocks can be read and written in 7 cycles.
[0029]
FIG. 4B shows a buffer clock, and a read / write operation to the buffer memory is performed in accordance with this clock.
[0030]
FIG. 4C shows a signal generated by write area signal generating means (see FIG. 9 described later) for the
[0031]
FIG. 4D shows the write data written to the
[0032]
Similarly, FIG. 4E shows a signal generated by read area signal generating means (see FIG. 10 described later) for the
[0033]
FIG. 4 (f) shows read data read from the
[0034]
In FIG. 4 described above, the example in which the writing and reading of the data A to C with respect to the
[0035]
FIG. 5 also shows the timing of the data write operation to the
[0036]
The relationship between the data access cycle (1 to 7 cycles) in one horizontal period shown in the lower part of FIG. 5A and FIGS. 5B to 5F is shown in the lower part of FIG. A data access cycle (1 to 7 cycles) within one horizontal periodFIG.Since it is the same as the relationship of (b)-(f), the detailed description is abbreviate | omitted. However, FIG. 5 differs from FIG. 4 in that there are few differences within one horizontal period in FIG.BothIn one cycle periodEquivalent toA preliminary cycle period is provided. In FIG. 5 (a), there is a period of one cycle, for example, eight cycles, in one horizontal period, compared to the case of FIG. 4 (a).periodIndicates a data access period (write / read area period) for actually writing and reading data. The eighth cycle is a cycle of one cycle provided to absorb a shift (clock skew) between the data write speed and the read speed at a time other than the data access period.ReserveDue to the presence of this spare period, which is based on clock skewProblems, for exampleIt becomes possible to repair the overflow and underflow of the buffer memory.
That is,When data from the second memory means 12 is read and written to the first memory means 11, if the writing speed to the second memory means 12 is faster, the read time may be insufficient and an overflow may occur. However, it is possible to repair the overflow by performing reading within the preliminary period of one cycle. Further, when reading the data written in the third memory means 13 from the first memory means 11, if the reading speed of the third memory means is faster, the writing time may be insufficient and an underflow may occur. However, the overflow can be repaired by performing writing within the preliminary period of one cycle.
[0037]
FIG. 6 is a block diagram showing a configuration of the
[0038]
The 1-
[0039]
The 12A to 12C write address area counters 153 to 155 count addresses in each period based on the designation signal from the
[0040]
Similarly, the 12B address area counter 154 counts as 200 to 203 in the first cycle period, and as 204 to 207 when performed in the next cycle period. Thereafter, the address signal (number) is output in the same manner. Also, the 12C address area counter 155 counts as 400 to 403 in the first cycle period, counts as 404 to 407 when it is performed in the next cycle period, and thereafter counts similarly to output an address signal (number). To do. The same applies to the read address area counters 156 to 158 of 13A to 13C.
[0041]
The
[0042]
FIG. 7 shows an address map of the
[0043]
The address area counter 153 on the write address side in FIG. 6 described above counts the addresses 0 to 199 of the
[0044]
8 shows a configuration example of data input / output between the
[0045]
The
[0046]
The read address counters 162, 164, 166 are signals corresponding to the respective periods of the 12A to 12C read area signals (A (W), B (W), C (W) from the
[0047]
Data inputs A to C are input to the
[0048]
The
[0049]
On the other hand, the
[0050]
On the other hand, the read address counters 172, 174, and 176 count and output the respective read addresses of the
[0051]
In addition, data A to c read from the
[0052]
FIG. 9 is a block diagram showing a generation means of a write area signal (see FIG. 4C) supplied to the 12A to 12C write address counters 161, 163 and 165 shown in FIG. This write area signal generation means counts the buffer clock shown in FIG. 4B per horizontal period, and based on the
[0053]
FIG. 10 is a block diagram showing a means for generating a read area signal (see FIG. 4E) supplied to the 13A to 13C read address counters 172, 174, and 176 shown in FIG. This read area signal generating means counts the buffer clock shown in FIG. 4B for one horizontal period, and based on the
[0054]
Further, the horizontal synchronization signal pulse is counted for one vertical period, and the
[0055]
In the embodiment described above, the 12A to 12C read area signal and the 13A to 13C write area signal from the
[0056]
In this connection configuration, the write (W) and read (R) to a certain buffer memory are always kept at a fixed time for the write (W) operation as shown in FIG. 11 (a). If it is performed in parallel (that is, both writing (W) and reading (R) are performed at a constant speed every horizontal period), as shown in FIG. Since the read (R) speed is reduced with respect to the write (W) speed (this is caused by the aforementioned clock skew), the write (W) operation is performed at a constant speed every horizontal period. On the other hand, when the read (R) operation is delayed in time, the read (R) is not completed within one horizontal period, and a new write is performed while reading is performed over the next horizontal period. (W) has been performed, and data cannot be read well. There may occur a cormorant problem.
[0057]
Therefore, when a problem as shown in FIG. 11B occurs, this is detected and reading from the
[0058]
In FIG. 12, the 12A to 12C read area signal and the 13A to 13C write area signal from the
[0059]
In order to detect an abnormality in the write / read operation of each of the
[0060]
First, the abnormality detection of the write / read operation of each of the
[0061]
The read number counters 162-1, 164-1, and 166-1 start the count operation at each rising edge of the 12A to 12C read area signals from the
[0062]
The subtracter 81 takes the difference between the counter output of the write data number counter 161-1 and the counter output of the read data number counter 162-1. The
[0063]
When the read / write operation of each of the
[0064]
The first switch means 84 is turned on or off depending on whether or not the change of the difference value in one field period from each of the subtracters 81 to 83 is within an allowable range. When the difference outputs of .about.83 are out of the allowable range, the signal supply lines of the 12A to 12C read area signals are shut off (turned off), and the read address counters 162, 164, 166 (see FIG. 8) By prohibiting each operation, the reading operation of each of the
[0065]
Next, detection of an abnormality in the writing / reading operation of each of the
[0066]
The subtracter 91 calculates the difference between the counter output of the write data number counter 171-1 and the counter output of the read data number counter 172-1. The
[0067]
When the write / read operation of each of the
[0068]
The second switch means is turned on or off depending on whether or not the change in the difference value in one field period from each of the subtracters 91 to 93 is within an allowable range. When the difference outputs of .about.93 are outside the allowable range, the signal supply lines of the 13A to 13C read area signals are shut off (off), and each of the write address counters 171, 173, 175 (see FIG. 8). By making the above operation impossible, the write operation of each of the
[0069]
With the configuration shown in FIG. 12, when a read / write abnormality occurs in the
[0070]
According to the image storage device 10 described above, as the first memory means, one large-capacity memory for several fields corresponding to the number of image data is used, and as the second and third memory means, Since each image data can use a small memory below the line memory, even if the number of types of image data handled at a time increases, it can be configured with a single large memory chip, reducing the circuit scale and cost. Reduction can be achieved.
[0071]
Therefore, in this case, the more the number of types of image data handled at a time, the more useful. Further, the memory means performs time-division access for writing and reading a plurality of types of image data in one cycle period when writing and reading of the second and third memory means are performed asynchronously. The access cycle period is set to a predetermined number (for example, 7 cycles), and at least one cycle period is provided in addition to the access cycle period, so that the data write speed and the read speed are within one horizontal period. When the deviation occurs, it can be absorbed.
[0072]
FIG. 14 is a block diagram showing an image storage device according to another embodiment. The
[0073]
That is, by increasing the buffer memory means on the reading side, the same data from the first memory means 11 (this means that a plurality of sets of the same data when a plurality of types of image data is set as a set of data). , Stored in a plurality of third memory means (13, 18, 19...), And the same data from the plurality of memory means (13, 1819...) At different timings, in other words, different horizontal, It is possible to read out in the vertical phase and display it on the screen of a display device (not shown). At this time, the memory control means 14A creates a plurality of sets of read area signals (see FIG. 4 (e) or FIG. 5 (e)), and stores the same data as a plurality of third memory means (13, 18, 19... ) Is read out at different horizontal and vertical timings.
[0074]
FIG. 15 shows an example in which the same data is displayed in different horizontal and vertical phases on the screen of the display device using the apparatus of FIG.
[0075]
Next, FIG. 16 shows an example of a circuit configuration constituting the main body of the present invention in which the
[0076]
Here, the
[0077]
Write data or read data of the
[0078]
For this purpose, the
[0079]
The outputs of the write address counters 161, 163, 165 are input to the
[0080]
Therefore, when the output of the counter 301 is (0), the output of the
[0081]
Similarly, a
[0082]
On the other hand, the outputs of the read address counters 162, 164, 166 are input to the
[0083]
The control operation of the write-
[0084]
On the other hand, the outputs of the read address counters 172, 174, and 176 are input to the
[0085]
Therefore, when the output of the counter 306 is (0), the output of the read address counter 172 is selected. Similarly, when the output of the counter 306 is (1), the output of the read
[0086]
The output from the
[0087]
As described above, by configuring the circuit shown in FIG. 16, a large number of
[0088]
In the above embodiment, the case where three types of image data are input as the data inputs A, B, and C has been described. However, the present invention is not limited to this. If a large-capacity memory of more than 3 types and more than 3 fields is used, it is possible to write and read very many types of image data in a time-sharing manner in consideration of frame delay processing. The circuit scale can be reduced, and it is economically advantageous.
[0089]
【The invention's effect】
As described above, according to the present invention, a large-capacity memory is used for reading and writing a plurality of types of image data, and the memory is accessed in a time-sharing manner, so that the circuit scale can be reduced and the cost can be reduced. It is possible not only to realize an advantageous image storage device, but also to reduce the occupied area on the substrate and to make it easy to take individual measures in designing and manufacturing the memory means. Therefore, it is expected to contribute to design and manufacturing efficiency.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an image storage device having a basic configuration according to an embodiment of the present invention.
2 is a block diagram showing a more specific configuration of the image storage device of FIG. 1;
FIG. 3 is a diagram showing the timing of a write / read operation to / from a large-
FIG. 4 is a diagram showing timing when a data write operation to the
FIG. 5 is a diagram showing timing when data write operations to buffer
6 is a block diagram showing a configuration of a
FIG. 7 is a diagram showing an address map of the
8 is a block diagram showing a configuration example of the
9 is a block diagram showing a writing area signal generating means to be supplied to the 12A to 12C write address counters 161, 163 and 165 shown in FIG.
10 is a block diagram showing a read area signal generating means to be supplied to the 13A to 13C read address counters 172, 174, and 176 shown in FIG.
FIG. 11 is a diagram for explaining a defect that occurs when the read (R) speed is reduced with respect to the write (W) speed.
12 is a block diagram showing another configuration between the
13 is an explanatory diagram showing the operation of the data number counter shown in FIG. 12 in comparison with the operation of the address counter shown in FIG.
FIG. 14 is a block diagram showing another embodiment of the image storage device of the present invention.
15 is a diagram showing an example in which the same data is displayed in different horizontal and vertical phases on the screen of the display device using the device of FIG. 14;
16 is a block diagram showing a case where the
FIG. 17 is an explanatory diagram showing an address map of the
FIG. 18 is a block diagram showing a conventional image storage device.
[Explanation of symbols]
10, 10A: Image storage device
11: First memory means (large capacity memory)
12: Second memory means (buffer memory)
12A, 12B, 12C: Buffer memory
13: Third memory means (buffer memory)
13A, 13B, 13C: buffer memory
14, 14A: Memory control means
15, 16, 17: Memory control circuit
21, 22, 23: Data input terminals
31, 32, 33, 34, 35, 36, 37, 38, 39: data output terminals
300, 302, 303, 304, 305: selector circuit
301, 306: Counter
307, 308, 309, 310, 311, 312: latch circuit
Claims (4)
前記第1のメモリ手段に書込む画像データを格納しておく第2のメモリ手段と、
前記第1のメモリ手段から読み出した画像データを格納しておく第3のメモリ手段と、
前記複数種類の画像データを時分割で選択して前記第2のメモリ手段に供給する第1の選択手段と、
前記第3のメモリ手段に格納されているデータを時分割で読み出す第2の選択手段と、
前記第2のメモリからのデータの読出しと前記第1のメモリ手段への書込み、及び前記第1のメモリ手段からのデータの読出しと前記第3のメモリ手段への書き込みを第1のクロックに基づいて同期させて制御し、前記第2のメモリ手段へのデータの書込み及び前記第3のメモリ手段からのデータの読出しの少なくとも一方を前記第1のクロックとは異なったクロックに基づいて前記第1のクロックと非同期で制御するメモリ制御手段を備え、
前記メモリ制御手段はさらに、前記複数種類の画像データを前記第1のメモリに書込む動作と前記第1のメモリから読出す動作を所定のクロック数分ずつ時分割で行い、かつその時分割の書込みと読出しの周期を1サイクル期間としたとき、前記第1のメモリ手段に対する1水平期間内のデータアクセス期間として、所定数のサイクル期間に相当する第1のデータアクセス期間と、この第1のデータアクセス期間以外に1サイクル期間に相当する予備期間を設定し、前記第1のメモリ手段の書込み・読出し速度と、前記第2のメモリ手段への書込み速度又は前記第3のメモリ手段からの読出し速度との相違によって生じるオーバーフロー又はアンダーフローを前記予備期間に修復するようにしたことを特徴とする画像記憶装置。First memory means capable of storing a plurality of types of image data;
Second memory means for storing image data to be written to the first memory means;
Third memory means for storing image data read from the first memory means;
First selection means for selecting the plurality of types of image data in a time-sharing manner and supplying the second memory means to the second memory means ;
Second selection means for reading out the data stored in the third memory means in a time-sharing manner;
Reading data from the second memory and writing to the first memory means, and reading data from the first memory means and writing to the third memory means based on the first clock. And at least one of data writing to the second memory means and data reading from the third memory means based on a clock different from the first clock. Memory control means that controls asynchronously with the clock of
The memory control means further performs an operation of writing the plurality of types of image data in the first memory and an operation of reading from the first memory by a predetermined number of clocks in a time-sharing manner, and writing in the time-sharing manner As a data access period within one horizontal period for the first memory means, a first data access period corresponding to a predetermined number of cycle periods, and the first data In addition to the access period, a preliminary period corresponding to one cycle period is set, the writing / reading speed of the first memory means, the writing speed to the second memory means, or the reading speed from the third memory means An image storage device characterized in that an overflow or underflow caused by a difference from the above is repaired in the preliminary period .
前記第1のメモリ手段に書込む画像データを格納しておく第2のメモリ手段と、
前記第1のメモリ手段から読み出した画像データを格納しておく第3のメモリ手段と、
前記複数種類の画像データを時分割で選択して前記第2のメモリ手段に供給する第1の選択手段と、
前記第3のメモリ手段に格納されているデータを時分割で読み出す第2の選択手段と、
前記第2のメモリからのデータの読出しと前記第1のメモリ手段への書込み、及び前記第1のメモリ手段からのデータの読出しと前記第3のメモリ手段への書込み、並びに前記第3のメモリ手段からのデータの読出しを第1のクロックに基づいて同期させて制御し、前記第2のメモリ手段へのデータの書込みを前記第1のクロックとは異なった第2のクロックに基づいてその読出しとは非同期で制御する前記メモリ制御手段とを備え、
前記メモリ制御手段はさらに、前記複数種類の画像データを前記第1のメモリに書込む動作と前記第1のメモリから読出す動作を所定のクロック数分ずつ時分割で行い、かつその時分割の書込みと読出しの周期を1サイクル期間としたとき、前記第1のメモリ手段に対する1水平期間内のデータアクセス期間として、所定数のサイクル期間に相当する第1のデータアクセス期間と、この第1のデータアクセス期間以外に1サイクル期間に相当する予備期間を設定し、前記第1のメモリ手段の書込み・読出し速度と前記第2のメモリ手段への書込み速度の相違によって生じるオーバーフロー又はアンダーフローを前記予備期間に修復するようにしたことを特徴とする画像記憶装置。First memory means capable of storing a plurality of types of image data;
Second memory means for storing image data to be written to the first memory means;
Third memory means for storing image data read from the first memory means;
First selection means for selecting the plurality of types of image data in a time-sharing manner and supplying the second memory means to the second memory means ;
Second selection means for reading out the data stored in the third memory means in a time-sharing manner;
Reading data from the second memory and writing to the first memory means, reading data from the first memory means and writing to the third memory means, and the third memory The reading of data from the means is controlled synchronously based on a first clock, and the writing of data to the second memory means is read based on a second clock different from the first clock. and a said memory control means for controlling asynchronously with,
The memory control means further performs an operation of writing the plurality of types of image data in the first memory and an operation of reading from the first memory by a predetermined number of clocks in a time-sharing manner, and writing in the time-sharing manner As a data access period within one horizontal period for the first memory means, a first data access period corresponding to a predetermined number of cycle periods, and the first data In addition to the access period, a spare period corresponding to one cycle period is set, and an overflow or underflow caused by a difference between the writing / reading speed of the first memory means and the writing speed to the second memory means is detected in the spare period. An image storage device characterized in that the image is restored .
前記第1のメモリ手段に書込む画像データを格納しておく第2のメモリ手段と、
前記第1のメモリ手段から読み出した画像データを格納しておく第3のメモリ手段と、
前記複数種類の画像データを時分割で選択して前記第2のメモリ手段に供給する第1の選択手段と、
前記第3のメモリ手段に格納されているデータを時分割で読み出す第2の選択手段と、
前記第2のメモリからのデータの読出しと前記第1のメモリ手段への書込み、及び前記 第1のメモリ手段からのデータの読出しと前記第3のメモリ手段への書込みを第1のクロックに基づいて同期させて制御し、前記第2のメモリ手段へのデータの書込みを前記第1のクロックとは異なった第2のクロックに基づいてその読出しとは非同期で制御し、前記第3のメモリ手段からのデータの読出しを前記第1,第2のクロックとは異なった第3のクロックに基づいてその書込みとは非同期で制御するメモリ制御手段とを備え、
前記メモリ制御手段はさらに、前記複数種類の画像データを前記第1のメモリに書込む動作と前記第1のメモリから読出す動作を所定のクロック数分ずつ時分割で行い、かつその時分割の書込みと読出しの周期を1サイクル期間としたとき、前記第1のメモリ手段に対する1水平期間内のデータアクセス期間として、所定数のサイクル期間に相当する第1のデータアクセス期間と、この第1のデータアクセス期間以外に1サイクル期間に相当する予備期間を設定し、前記第1のメモリ手段の書込み読出し速度に対する、前記第2のメモリ手段への書込み速度と前記第3のメモリ手段の読出し速度の相違によるオーバーフロー又はアンダーフローを前記予備期間に修復するようにしたことを特徴とする画像記憶装置。First memory means capable of storing a plurality of types of image data;
Second memory means for storing image data to be written to the first memory means;
Third memory means for storing image data read from the first memory means;
First selection means for selecting the plurality of types of image data in a time-sharing manner and supplying the second memory means to the second memory means ;
Second selection means for reading out the data stored in the third memory means in a time-sharing manner;
Reading data from the second memory and writing to the first memory means, and reading data from the first memory means and writing to the third memory means are based on a first clock. The third memory means for controlling the writing of data to the second memory means asynchronously with the reading based on a second clock different from the first clock. Memory control means for controlling the reading of data from the first and second clocks asynchronously with respect to the writing based on a third clock different from the first and second clocks;
The memory control means further performs an operation of writing the plurality of types of image data in the first memory and an operation of reading from the first memory by a predetermined number of clocks in a time-sharing manner, and writing in the time-sharing manner As a data access period within one horizontal period for the first memory means, a first data access period corresponding to a predetermined number of cycle periods, and the first data In addition to the access period, a preliminary period corresponding to one cycle period is set, and the difference between the writing speed to the second memory means and the reading speed of the third memory means with respect to the writing / reading speed of the first memory means An image storage device characterized in that an overflow or underflow due to is repaired in the preliminary period .
前記第1のメモリ手段に書込む画像データを格納しておく第2のメモリ手段と、
前記第1のメモリ手段から読み出した画像データを格納しておく第3のメモリ手段と、
前記複数種類の画像データを時分割で選択して前記第2のメモリ手段に供給する第1の選択手段と、
前記第3のメモリ手段に格納されているデータを時分割で読み出す第2の選択手段と、
前記第2のメモリからのデータの読出しと前記第1のメモリ手段への書込み、及び前記第1のメモリ手段からのデータの読出しと前記第3のメモリ手段への書き込みを第1のクロックに基づいて同期させて制御し、前記第2のメモリ手段への書込み及び前記第3のメモリ手段からの読出しの少なくとも一方を前記第1のクロックとは異なったクロックに基づいて、前記第1のクロックと非同期で制御するメモリ制御手段を備え、
前記メモリ制御手段はさらに、前記複数種類の画像データを前記第1のメモリに書込む動作と前記第1のメモリから読出す動作を所定のクロック数分ずつ時分割で行い、かつその時分割の書込みと読出しの周期を1サイクル期間としたとき、前記第1のメモリ手段に対する1水平期間内のデータアクセス期間として、所定数のサイクル期間に相当する第1のデータアクセス期間と、この第1のデータアクセス期間以外に少なくとも1サイクル期間に相当する予備期間を設定し、前記第1のメモリ手段の書込み・読出し速度と、前記第2のメモリ手段への書込み速度又は前記第3のメモリ手段からの読出し速度との相違によって生じるオーバーフロー又はアンダーフローを前記予備期間に修復するようにしたことを特徴とする画像記憶装置。 First memory means capable of storing a plurality of types of image data;
Second memory means for storing image data to be written to the first memory means;
Third memory means for storing image data read from the first memory means;
First selection means for selecting the plurality of types of image data in a time-sharing manner and supplying the second memory means to the second memory means;
Second selection means for reading out the data stored in the third memory means in a time-sharing manner;
Reading data from the second memory and writing to the first memory means, and reading data from the first memory means and writing to the third memory means based on the first clock. And at least one of writing to the second memory means and reading from the third memory means based on a clock different from the first clock, Equipped with memory control means to control asynchronously,
The memory control means further performs an operation for writing the plurality of types of image data in the first memory and an operation for reading from the first memory by a predetermined number of clocks in a time-sharing manner, and writing in the time-sharing manner. As a data access period within one horizontal period for the first memory means, a first data access period corresponding to a predetermined number of cycle periods, and the first data In addition to the access period, a preliminary period corresponding to at least one cycle period is set, and the writing / reading speed of the first memory means and the writing speed to the second memory means or reading from the third memory means An image storage device characterized in that an overflow or underflow caused by a difference from the speed is repaired in the preliminary period .
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