JPS6027048B2 - 入出力プロセサのための自動再編成装置 - Google Patents

入出力プロセサのための自動再編成装置

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JPS6027048B2
JPS6027048B2 JP52056056A JP5605677A JPS6027048B2 JP S6027048 B2 JPS6027048 B2 JP S6027048B2 JP 52056056 A JP52056056 A JP 52056056A JP 5605677 A JP5605677 A JP 5605677A JP S6027048 B2 JPS6027048 B2 JP S6027048B2
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Description

【発明の詳細な説明】 下期の期日に出願されかつ本願の譲受人に譲渡された下
記の米国特許出願は本願の参照の為本文中に付記されて
いる。
即ち、Ａ Ｉ９７５年３月２６日出願のＭ．○．ポー
タ（Ｐｏれｅｒ）等の米国特許出願第５６２３１７号、
「入出力処理システムの為のプロセサ‐一Ｂ Ｉ９７５
年３月２６日出願のＥ．Ｍ．モナハソ（Ｍｏｎａｈａｎ
）等の米国特許出願第５６２３１５号、「ハードウェア
割込み機構」Ｃ Ｉ９７５年３月２６日出願のＭ．Ｇ．
ポータ等の米国特許出願第５６２３６１号、「障害用ソ
フトメモリー−」Ｄ Ｉ９７５年３月２６日出願のＥ．
Ｍ．モナハン等の米国特許出願第５６２３１４号、「タ
スク指名ハードウエア」Ｅ Ｉ９７５年３月２６日出願
の○．Ｗ．パターソン（Ｐａｔにｒｓｏｎ）等の米国特
許出願第５６２３私号、「プログラム可能なインターフ
ェース」本発明は、データ処理システムに関し、特に局
部メモリーノプロセサーの構成の自動的な再編成および
入出力プロセサ−（ｌＯＰ）のブ−トロードのスタート
相における故障の事態におけるブートロードシーケンス
の再開始の為の装置に関する。
「ブートストラツプローダ」は、オベレーテイングシス
テムプログラム又は他の所望のプログラムの実行の為の
コア又はトランジスタ記憶領域に対するローディングを
開始する一般に非常に短い長さ（たいてい２坊命令より
少ない）の基本的コンピュータプログラムである。誤り
のない環境においては、この「ブートストラツプローダ
」は、主ランダムアクセスメモリー又は局部ランダムア
クセスメモリーに一度丈おかれる。然し、このブートス
トラツプローダが占有する区域は、一般にコンパイラ、
アセンブラ言語プラグラム等の如き他のプログラムと共
有され、時には止むを得ずロードされたプログラム上に
書込まれる事もある。この様な問題を除去しかつディス
クメモリーからオペレーティングシステムの如きプログ
ラムを再ロードする必要を避ける為、多くのコンピュー
タシステムはどんな所望のプログラムのローデイングも
自動的に開始する為のハードウェア又はファームウェア
のブートローダ装置を提供して釆た。このハードウェア
又はフア−ムウェア型のプートローダ装置はソフトウェ
アプログラムで既に遭遇した諸問題の多くを除去するも
のであるが、自動的ブートロードが所望のプログラムを
選択されたランダムアクセスメモリ一にロードする事が
出釆ないか、あるいは他のある未確認の理由からブート
ロードを完了出来なくなる様なメモリー障害又は他の障
害の如きシステム内の不具合にブートロ−ド装置が遭遇
する問題を解決するものではない。この様な場合、従釆
技術の各装置ではオペレータがシステムを再編成してブ
ートロードを再開する事が必要となる。この技法は、特
に１つ以上の障害がシステムの再編成において生じる場
合時間を要するものとなる。従って、必要なのは、局部
メモリー／ｌＯＰブートロードのスタート相における障
害の場合には、局部メモリープロセサ一の編成自動的に
変更してプートロードのシーケンスを再び開始する自動
的再編成作用ハードウェアである。
特に、この自動的再編成作用ハードウェアは、システム
を順次再編成出釆、かつ先行する（ｎ−１）個の構成が
誤りであった事が判る時割込みないこ少くともｎ個の構
成を自動的に形成するのでなければならない。従って、
本発明の主な目的は、汎用コンビユータシステムに対す
る改良された自動的再編成ハ−ドウェアの提供にある。
本発明の別の目的は、プートロードの動作のスタート相
における障害の事態においてメモリー／プロセサ−の編
成を自動的に変更してブートロードのシーケンスを再び
開始する為のハードウェアケイパピリティをコンピュー
タシステム内部に提供する事にある。
更に本発明の目的は、ブートロードの動作のスタート相
における（ｎ−１）個の障害において少くともｎ個のメ
モリー／プロセサ一の編成を自動的に提供してブートロ
ードのシーケンスを再び開始するハードウェアケイパビ
リテイをコンピュータシステムに提供する事にある。
本発明の前記および他の目的に従い、ブートロード動作
のスタート相における障害の事態においてメモリーノプ
ロセサー編成を変更してプートロードのシーケンスを再
び開始する為のコンビユータシステムにおけるハードウ
エアケイパビリテイが提供される。
本発明の自動的な再編成作用ロジックは、オペレータの
介入によりコンピュータシステムのコンソールから、あ
るいはオペレータの介入なしにオペレーティングシステ
ムから開始するブートロード要求により作動される。コ
ンソ−ルにおけるオペレータによるあるいはオペレーテ
ィングシステムによるプートロード要求の開始と同時に
、自動的再編成ロジックが最初コンピュータシステムを
周知の状態に始動し、ブートロードが１編成について成
功する迄、あるいは全ての可能な編成が成功する事なく
試みられるまで次々に、オペレータの介入なしに全ての
可能なメモリー／プロセサ−編成のブートロードを自動
的に試みる。もし編成が不成功に終る場合は、ブートロ
ードの誤り表示がコンピュータシステムの構成パネル上
になされ、これと同時に更にオペレータによる補正処置
が必要となる。第１図には本発明を実施する典型的なコ
ンピュータシステムが示される（基本となるシステムに
ついいては本文中に引用される前掲の米国特許出願にお
いて詳細に記述されている）。
それぞれ優先順位割込みおよびディスパッチャ装置機構
１０１と１０２を含むシステムインターフェース装置（
ＳＩＵ）１０川ま、コンピュータの処理システムの各要
素間を結する。態動的モジュールプロセサ一１０３〜１
０６によるそれぞれ局部又は遠隔メモリー１２１，１２
２および１２２ａ，１２３のアクセスの提供に加えて、
ＳＩＵＩＯＯは、プロセサ一１０３〜１０６により高速
および低速のマルチプレクサー１０７，１１２，１１３
の各々および制御アダプター１０８，１０９，１３４お
よび１３５の直接アドレス指定作用を行う。割込み装暦
１０１とディスパツチ装置１０２は、割込み動作を制御
し、必要に応じてプロセサ一のデイスパツチングを行う
。
各プロセサ一１０３〜１０６は、プロセサ‐即ち１２８
ワードを記憶可能な合計１２８個のプロセサーレジスタ
に割当てられた優先順位の各レベルに対する１句固のレ
ジスタ１３０〜１３３を典型的に含んでいる。
（これ等レジスタについては、本文中にスクラッチパッ
ドメモリーとして言及される。）各プロセサ一は、レジ
スタ同志、レジスタ・メモリー間、即値、ブランチ、ビ
ットフィールドおよびシフト命令の周知の組合せを有す
る汎用コンピュータのプロセサ‐である。これ等のプロ
セサ−は入出力プロセサ一（ｌＯＰＰ）として使用出来
、その機能は、１／０指令のシーケンス、取出し、チェ
ックおよびチャンネルプログラムの変換の開始および終
了、および装置記録およびデータ通信装置の如き低速の
周辺装置の直接制御を含む。プロセサ一１０３〜１０６
は、それぞれインターフェースボート日．Ｇ．Ｆおよび
Ｅを介してＳｍｌｏｏ‘こ結合連絡される。プロセサ‐
１０３〜１０６は、インターフェース装置（ＳＩＵ）お
よびボートＬＭｏ十ＬＭ，を介して局部メモリー１２１
，１２２と連結する。
局部メモリー１２１，１２２の各々は、それぞれ講出し
書込み記憶装置１３６，１３７および任意装備のキャッ
シュメモリー１４０，１４１を有する議出し専用メモリ
ー（ＲＯＭ）１３８，１３９として構成されている。局
部メモリーインターフェースＬＭ０，ＬＭＩの中は３６
ビットプラスパリテイチェック用の４ビットである。局
部メモリーのサイズは一般に２５郎又は５１兆バイトで
あり、各Ｋは１０２レゞイトに等しい。遠隔メモリーア
ダプタ１２２ａ，１２３は、プロセサおよび周辺装置を
有するＳＩＵが比較的大型の汎用コンピュータシステム
の一部をなす時に用いられる。
遠隔メモリーアダプタ（ＲＥＭＡ）１２２ａ，１２３は
、プロセサ一１０３〜１０６と、添付図面には示さない
比較的大型の汎用コンピュータシステムの中央システム
インターフェース装置との間に制御およびデータ転送を
行う装置を提供する。ＲＥＭＡ装置１２２ａ，１２３の
各々に対する２つ迄のアルファ、ベータ、ガンマおよび
デルタのボートがそれぞれ設けられ、その各ボートは、
本文に示すコンピュータシステムと本文には示さない比
較的大型のコンピュータシステムとの間に、入力に４０
ビットのデータ経路、出力用に４０ビットのデータ経路
を有する。ＲＥＭＡ装贋１２２ａ，１２３は、インター
フェースボートＲＭＯとＲＭＩを介してＳＩＵＩＯ川こ
接続連絡する。高速マルチプレクサ１０７は、高速周辺
装置（ディスク駆動部１１０、テープ駆動部１１１）と
、遠隔メモリー１２２ａ〜１２３又は局部メモリー１２
１，１２２との間のデータ転送の直接制御を行う。
高速マルチプレクサ１０７は、ＳＩＵと、ボートＡ〜Ｆ
を経て各周辺装置との間をインターフェースする。各低
速マルチプレクサ１１２，１１３は、プロセサ１０３〜
１０６により、インターフェースポートＪ，Ｋ、および
装置アダプタのインターフェース装置（Ｄ山）１１５，
１１６および１１７を介してそれぞれカードパンチ１１
８、プリンタ１１９およびコンソール１２０の如き低速
の装魔の直接制御を可能にする。
（前述の背景となるコンピュータシステムの詳細につい
ては、本文に触れた前掲の米国特許出願を参照されたい
。
）次に第２ａ図乃至第２ｆ図において、オペレーティン
グシステムの各プログラム又は他の所望の選択されたメ
モリーに対するプログラムの自動的ブートローディング
の為本発明の方法が自動的に行われる各種の編成がブロ
ック図で示される。
特に、第２ａ図において示されるのは、第１図の第１の
編成である。（こ）で注意すべき事は、第２ａ図では基
本的要素は第１図におけると同じ参照番号で示されるが
、第２ａ図に帰属するものである事を示す為各番号にｒ
ａ」を付して講捉りされる事である。）従って、第２ａ
図のｌＯＰ／ＰＩ０３ａは第１図のｌＯＰプロセサ‐１
０３に対応する。第２ａ図のシステムインターフェース
装置（ＳＩＵ）１００ａは第１図のシステムインターフ
ェース装置１００と対応する。
第２ａ図のｌＯＰ／Ｐプロセサ一１０４ａは第１図のｌ
ＯＰプロセサ−１０４と対応している。第２ａ図の局部
メモリー（ＬＭＩ）１２２ａは第１図のボートＬＭＩに
取付けられた局部メモリー１２２と対応する。第２ａ図
の局部メモリー（ＬＭＯ）１２１ａは点線で示されるが
、これは第２ａ図の編成に関与するものはなく、第１図
のポ−トＬＭＯに取付けられた局部メモリー．１２１に
対応する為である。第１図に対する同様の対応は、残る
第２ｂ図乃至第２ｆ図についても見出される。第２ａ図
乃至第２ｆ図の各々のブロック４００は第４図の再編成
ロジック４００である。第２ａ図乃至第２ｆ図の編成は
ＳＩＵＩＯＯのボート日とＧに取付けられたプロセサ‐
１０３と１０４を含む事に留意され度い。
プロセサ‐１０３と１０４のこの編成は、プロセサ一対
０又は単にプロセサ‐０と表示される。（第４図の参照
番号４１１参照、これはプロセサ一番号０に対する４ビ
ットカウンタである。）第２ａ図乃至第２ｆ図に示す如
き同様の編成は又、ＳＩＵＩＯＯのボートＦ，Ｅに取付
けられたプロセサ１０５と１０６への使用も可能である
事を了解すべきである。（第４ａ図の照合番号４１項参
照、これはボートＥ，Ｆにそれぞれ取付けられたこれ等
ｌＯＰプロセサ一に対する編成の４ビットカゥンタでプ
ロセサ番号１として表示される。）次に、第３図に示さ
れているのは本発明により実行される動作のフローチャ
ートである。
自動的再編成装置は、コンソール又は中央のコンピュー
タシステムのいずれかより初期設定要求信号を受取り、
又この要求を行う装置から動作信号を受取る時に始動す
る（ブロック３０１参照）。この動作信号は、要求を行
う装置が物理的に所定位置にあり、電力がこれに対して
与えられ、かつシステムインターフェース装置（ＳＩＵ
）１０川こ対し要求を行う装置を結合するボートがマス
クされていない事を示す。これ等の要求信号のＯＲされ
た出力は、次に第４図のフリツプフロッブ４１４である
自動再編成フラッグをセットする様に与えられる。この
再編成フラッグがセットされると（即ち、フリツプフロ
ツプ４１４のＱ出刀ターミナルが高レベル（ハイ）であ
る）、システムは再編成モードをとる。ＡＮＤされた初
期設定要求信号と動作信号は、次に４ビットレジスタ４
１３に与えられて、初期設定された要求を行う装置を示
す（ブロック３０２参照）。次のステップ（ブロック３
０３）は、ＯＲゲート４０６を経てｌＯＰ初期設定信号
を形成し、間隔時計機構４１２を含むシステム全体をリ
セツトする（これ等動作の詳細については、以下に更に
詳細に論議する）。ｌＯＰ初期設定信号は、４ビットカ
ウンタ４０８とＯＲゲート４０６を経て形成される。通
常４ビットカウンタ４０８は、カウント零の状態にあり
、外部の信号によりトリガーされる迄この状態を維持し
、このトリガーの後、各クロツク信号に応答する１６の
連続カウントを行って最初のカウント零に戻り、再び使
用禁止となって次の初期設定信号迄その状態を維持する
。（第４図の参照の際、４ビットカウンタからのＳＹＳ
−ＩＮＴ−ＣＮＴ−０＊１０山居号はこれが／・ィの時
真である事に注意されたい。これは＊印の後には一般に
０００又は１００の３桁数字が続くようにした第４図の
約束の為である。もし＊印の後の最初の桁が零であれば
、信号が低レベル（ロー）の時言明が真であり、＊印の
後の最初の桁が１であれば、信号がハィの時言明が真で
ある事を示す。）従って、ｌＯＰ初期設定信号は、４ビ
ットカウンタ４０８がローの時カウント０で形成され、
この信号はＯＲゲート４０６を経て逆転されてｌＯＰ初
期設定信号を形成する。ｌＯＰ初期設定信号はｌＯＰ装
置（図示せず）に与えられて、これを周知の状態に初期
設定し、又これは２４ビットの時間々隔カウンタ４１２
に与えられてこれをリセットする。最後に第４図の編成
装置を初期設定する最後の動作（ブロック３０４）は、
選択された局部メモリーおよびｌＯＰプロセサ一の編成
の為ボートのマスクを外す事である。これは、以下に記
述する４ビットカウンタ４０８の１５蚤目のカウントで
行われる。フリツプフロツプ４１４に与えられる外にＯ
Ｒ／ＮＯＲゲート４０７に形成される出力信号は又４ビ
ットカウンタ４０８にも与えられて１６カウントの１サ
イクルを開始する事は既に述べた。この同じ信号はＪＫ
フリップフロツプ４３１のＪターミナルにも与えられて
フリツプフロップ４３１のＱ出力ターミナルにハイの信
号ＳＩＵ−ＳＹＳ−ＩＮＩＴ＊１００を生じる。このハ
イ信号は４ビットカウンタ４１０と４１１の各々に与え
られてこれ等を最初の状態にリセットする。このＳＩＵ
−ＳＹＳ−ＩＮＩＴ信号は又ＯＲゲート４３２を経てボ
ートマスクレジスタにおける全ての１４マスクビットを
ＯＮにセットする様に使用される。４ビットカウンタ４
０８がカウント１０（ＩＧ隼法）に達すると、ハイ信号
ＳＹＳ−ＩＮＩＴ−ＣＮＴ−１０＊１００が形成されて
ＪＫフリツプフロツプ４３１のＫターミナルに与えられ
、Ｑ出力ターミナルをローの状態にリセットする。
これは、それぞれ編成カウンタ４１０と４１ １からリ
セット信号を除去し、この為これ等カウンタをクリア状
態にしてその結果そのいずれも選択された最初の編成の
為の編成コードを受取る事が出来る。４ビットカウンタ
４０８のカウント１ ５と同時に、ハイ信号ＳＹＳ−Ｉ
ＮＩＴ−ＣＮＴ−１５＊１００が形成され、Ｊターミナ
ルに与えられてＪＫフリツフロツブ４３０をセットする
。
この為、ＪＫフリツフロップ４３０のＱ出力ターミナル
にハイ信号ＳＴＡＲＴ＊１００を生じる。このＳＴＡＲ
Ｔ＊ＩｏＮ信号は１クロツクサイクルの間編成カウンタ
４１０と４１１に与えられて、この為構成パネルからオ
ペレータにより選択された最初の編成コードのローデイ
ングが許容される。（従釆技術のシステムにおいてはオ
ペレータは最初の編成を手動で選択したが、又本発明の
場合ではないブートロードの障害においてもオペレータ
は後続の編成も手動で選択する事に留意すべきである。
）カウンタ４１０と４１１にセットされるべき次の状態
は出力として得られ、従ってこれ等の信号は１４ビット
のボートマスクレジス外こ与えられて第２ａ図〜第２ｆ
図のＬＭ／ｌＯＰＰの選択された編成に対応する最初の
編成をアンマスクする。（ボートマスクレジスタは、全
て当技術において周知であり、第２ａ図〜第２ｆ図の編
成のいずれかを選択するために個々のボートに与える事
が出釆る選択されたコードを記憶する。）この状態に達
すると、自動的再編成装置が初期設定されてその最初の
プートロードを実行する用意が出来る（ブロック３０４
参照）。既に述べた如く、実際のブートローダは本発明
の一部を構成するものではなく、従来技術においてはフ
ァームウェア又はソフトウェアで良い。実際のブートロ
ード動作は、予め定められた時間々隔で２４ビットの間
隔カウンタ４１２により計時され、もしこの時間々換で
不成功ならば、別の再編成作用が試みられる等、全ての
編成が終了する迄続行される（ブロック３０５参照）。
もし不成功のブートロードがあれば、ＲＳＴ−ＲＥＣＯ
ＮＦＩＧ信号は形成されず、ＪＫフリツフロツプ４１４
のＫターミナルに与えられず、従ってＪＫフリッフロッ
プ１４はリセットされない。
従って、自動再編成フラッグは依然としてＯＮの状態で
、ハィ信号はＡＮＤゲート４０５の入力端に与えられる
（判断ブロック３０６参照）。更に、２４ビットの間隔
計時機構４１２が計時完了する（即ち、ビット２１４に
達する）為、キャリーアウト信号が形成され、これも又
ＡＮＤゲート４０５の別の入力タｍミナルに与えられる
。然しながら、これは最初に試みられた編成である為、
編成レジスタ４１０と４１１は依然として最初の再練成
コードを有しこれ以上の再編成に進まない為、少くとも
１つのｌＯＰＰが依然としてプロセサ一０又はプロセサ
−１に対して編成された儀である事が判るであろう。従
って、編成カウンタ４１０と４１ １からのＡＵＴＯ−
ＢＯＯＴ一ＦＬＤ＊００山居号は／・ィの状態にあり、
ＡＮＤゲート４０５の第３の入力ターミナルに与えられ
る（判断ブロック３０７，３０８参照）。ＡＮＤゲート
４０５の全入力夕ーミナルがハイであれば、ハイ信号が
その出力ターミナルに形成され、４ビットのボート初期
設定カウンタ４０９に与えられる。（４ビットカウンタ
４０９は４ビットカウンタ４０８に似ているが、４ビッ
トカゥンタ４０８は編成装置の第１段に使用され、４ビ
ットカウンタ４０９はこの時第４図の編成装置の再編成
段に使用される事に注意されたい。）従って、努力ウン
トにおいては、ローの出力信号ＰＯＲＴ−ＩＮＩＴ−Ｃ
ＮＴ−０＊０００が形成されてＯＲゲート４０６に与え
られ、こ）でこの信号は逆転され、ハイのｌＯＰ再初期
設定信号が形成される（ブロック３０９参照）。４ビッ
トカゥンタ４０８により既に形成されかっこの時４ビッ
トカウンタ４０９により形成されたこのｌＯＰ再初期設
定信号は、ｌＯＰ装置（図示せず）および２４ビットの
間隔カウンタ４１２に与えられ、カウンタ４０８におけ
ると同様これをリセットする。
カウンタ４０９も又１６カウント丈進んで、次に再び再
初期設定がなされる迄零カウントの状態に止まる。カウ
ント１０‘こおいて、信号ＰＯＲＴ−ＩＮＩＴ−ＣＮＴ
−１０＊０００はゲート４３２でＯＲされ、ボートマス
クレジスタに与えられて全ての１４ボートをマスクする
。４ビットカウンタ４０９のカウント１ ５と同時に、
ハイのＰＯＲＴ一…ＩＴ−ＣＮＴ−１５＊１０の旨号が
編成カウンタ４１０と４１ １に与えられるものとして
形成されカウントを１丈減算する。
このカウントが１丈減算されると、構成パネルから与え
られた最初のコード以外のコードがこの時形成されるが
、これは単にカウントが減算された為である。カウンタ
４１０と４１１からの次の状態出力は、ＰＯＲＴ−川Ｉ
Ｔ一ＣＮＴ−１５＊１００時においてボートマスクレジ
スタ４１５における新らしい編成をアンマスクするのに
使用される（ブロック３１０参照）。次に第２のブート
ロードが行われる。もしこれが成功すれば、ＲＳ−ＲＥ
ＣＯＮＦＩＧ信号が形成されＫターミナルに与えられて
ＪＫフリツフロツプ４１４をリセツトし、この為フリツ
プフロツプ４１４のＱ出力ターミナルをローにさせ、こ
れによりＡＮＤゲート４０５を使用禁止にし再編成ブー
トモードを終了させる。然し、もし第２のブートロード
が不成功ならば、ＡＮＤゲート４０５は使用可能の状態
を維持し、再編成サイクルは、ブートロードの全ての試
みが不成功であり、ｎ番目のブートロード‘こなる迄反
復され、４ビットカウンタ４１０と４１１の１つからの
ＡＵＴＯ−ＢＯＯＴ一ＦＬＤ＊０００デコードはロ−と
なり、この為ＡＮＤゲート４０５を使用禁止とする。同
時に、ハイであるブート誤り信号が形成され、これは構
成パネル１２４上のブート誤りランプに与えられる（ブ
ロック３１１参照）。第３図に関して第４図の動作の詳
細をこれ迄論議して釆たが、次に構造上の詳細について
述べる。第４図において示されているのはＡＮＤ／ＮＡ
ＮＤゲート４０１〜４０４である。
各ゲートは第１図のコンピュータシステムの適当な要求
装置に結合されてその入力ターミナルにおいて初期設定
要求信号と動作信号を受取る。ＡＮＤゲート４０１〜４
０４の反転されない出力信号は４ビットレジスタ４１３
に結合され、ＡＮＤゲートの各出力ターミナルは別個の
入力ビットターミナルに与えられる。ＡＮＤ／ＮＡＮＤ
ゲート４０１〜４０４からの反転された出力信号はＯＲ
／ＮＯＲゲート４０７の反転入力ターミナルに結合され
ている。出力ターミナルＯＲ／ＮＯＲゲート４０７は、
ＪＫフリツフロツプ４１４のＪ入力ターミナルと、ＪＫ
フリツフロツプ４３１のＪ入力ターミナルと、又４ビッ
トカウンタ４０８の入力ターミナルとに結合されている
。フリツプフロツプ４１４のＱ出力ターミナルは、ＡＮ
Ｄゲート４０５の入力ターミナルに結合されている。４
ビットカウンタ４０８のカウント琴ターミナルはＯＲゲ
ート４０６に結合されている。
４ビットカウンタ４０８のカウント数１０の出力ターミ
ナルはＪＫフリッフロップ４３１のＫリセットターミナ
ルに結合されている。
ＪＫフリツフロツプ４３１のＱ出力ターミナルは更に４
ビットカウンタ４１０と４１１のリセットターミナルに
結合されている。ＪＫフリツフロツプ４３１のＱ出力タ
ーミナルはＯＲゲート４３２の入力に結合されている。
ＯＲゲート４３２の出力ターミナルは、ボートマスクレ
ジスタ４１５のクリア入力側に結合されている。４ビッ
トカウンタ４０８のカウント１５に対する出力ターミナ
ルは、ＪＫフリツフロツプ４３０のＪセットターミナル
に結合されている。
ＪＫフリツフロップ４３０のＱ出力ターミナルは、４ビ
ットカウンタ４１０と４１１のロードターミナルに結合
されている。ＯＲゲート４０６の出力ターミナルは、ｌ
ＯＰ装置（図示せず）と、２４ビットカウンタ４１２の
リセットターミナルに結合されている。２４ビットカウ
ンタ４１２のキヤリーアウトターミナルはＡＮＤゲート
４０５の入力ターミナルに結合され、４ビットカウンタ
４１０と４１１の反転出力ターミナルはＡＮＤゲート４
０５の別の入力ターミナルに結合されている。
ＡＮＤゲート４０５の出力ターミナルは、４ビットカウ
ンタ４０９のカウント入力ターミナルに結合されている
。４ビットカウンタ４０９のカウント零ターミナルは、
ＯＲゲート４０６の反転入力ターミナルに結合されてい
る。
４ビットカウンタ４０９のカウント１０出力ターミナル
はＯＲゲート４３２の反転入力側に結合されている。
４ビットカウンタ４０９のカウント１５出力ターミナル
は４ビットカウンタ４１０と４１１のカウント減算ター
ミナルに結合されてる。
又、４ビットカウンタ４１０と４１１には編成パネルか
らの最初の編成コードを受取る為の入力ターミナルがあ
る。又、１４ビットレジスタ４１５（ボートマスクレジ
スタ）にはこれも又編成カウンタ４１０と４１１からの
編成コードを受取る為の入力ターミナルがある。本装置
に使用される各要素に関しては、コンピュータ技術にお
いて周知のものでありかつ一般に市販されるものである
事に注意され度い。
これ等の裕んどのものは、米国テキサス州ダラス市のテ
キサスィンストルメント社又は他のメーカから入手可能
である。例えばＡＮＤゲート４０１〜４０４、および４
０５は、テキサスインストルメント社から入手可能でＴ
１７４００と表示されている。ＯＲ／ＮＯＲゲート４０
６および４０７は同社のＴ１７４２頂型である。カウン
タ４０８〜４ １ ２は同ＴＩＭ１６１型である。レジ
スタ４１３と４１５、およびフリツプフロツプ４１４，
４３０および４３１は同Ｔ１７４０１０７型である。本
発明の望ましい実施態様について記述したが、当業者に
とっては、本発明を実施する為多くの変更がその範囲内
で可能である事は明らかであろう。
前述の各要素の多くは、同じ結果をもたらし本願発明の
主旨の範囲内に該当する別の要素により変更又は置換可
能である。従って、本願発明の範囲は頭書の特許請求の
範囲にのみ限定されるべきものである。
【図面の簡単な説明】
第１図は本発明を実施する典型的なコンピュータシステ
ムのブロック図、第２ａ〜第２ｆ図は本発明により自動
的に再構成作用が可能な各種のプロセサ‐／メモリー構
成のブロック図、第３図は本発明の実施が可能な自動的
再構成シーケンスのフローダイヤグラム、および第４図
は本発明のロジックのブロック図である。 １００…システムインターフェース装置 （Ｓｍ）、１０１・・・優先順位割込み機構、１０２・
・・デイスパツチャ装置機構、１０３〜１０６・・・能
動モジュールプロセサ一、１０７・・・高速マルチプレ
クサ、１１２，１１３・・・低速マルチプレクサ、１０
８，１０９，１３４，１３５…制御アダプ夕、１１５，
１１６，１１７・・・装置アダプタィンターフェース装
置（ＤＡＩ）、１２１，１２２，１２３・・・局部メモ
リｎ、１２４・・・構成パネル、１３０〜１３３・・・
レジスタ、１３６，１３７・・・講出し書込み記憶装置
、１３８，１３９・・・読出し専用メモリー（ＲＯＭ）
、１４０，１４１・・・キヤツシユメモリー、４１０，
４１１・・・編成カウンタ、４１２・・・間隔計時機構
。 〜 葦 ｆ′○ ２〆 ‘′６ ａａ ‘ノＧ ２′ ‘ノ６ ３ 寸 葦

Claims (1)

    【特許請求の範囲】
  1. １ 複数のプロセサーに結合されたシステムインターフ
    エース装置と、複数の主メモリーとコンピユータプログ
    ラムを記憶するための周辺装置と、間隔計時機構とコン
    ピユータプログラムブートロード装置とを含むコンピユ
    ータシステムにおいて、ａ システム初期設定要求に応
    答して、システム初期設定のスタート相中に再編成信号
    を発生する第１のロジツク装置と、ｂ 前記信号と外部
    システム編成コードとに応答して、コンピユータプログ
    ラムのブートロードを適応させるために、前記複数のメ
    モリーと前記複数のプロセサーの最初の編成を選択する
    第２のロジツク装置と、ｃ 前記第１の装置、前記第２
    の装置及び前記間隔計時機構と電気的に通信し、記ブー
    トロードが予めセツトされた時間間隔内に完了しなかつ
    たときに、自動的に前記システムを再初期設定し、前記
    複数のメモリーと前記複数のプロセサーの複数の順次の
    編成の内の１つを選択する第３のロジツク装置と、を設
    けたことを特徴とする自動再編成装置。
JP52056056A 1976-05-17 1977-05-17 入出力プロセサのための自動再編成装置 Expired JPS6027048B2 (ja)

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US686975 1976-05-17

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JPS6027048B2 true JPS6027048B2 (ja) 1985-06-27

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