JPS60263476A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特にダブルへテロ構造を有する特
殊な電界効果トランジスタ（ＦＥＴ）、或いはこれを回
路素子として含む集積回路（ＩＣ）を得る半導体装置の
製法に係わる。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a semiconductor device, particularly a semiconductor device for obtaining a special field effect transistor (FET) having a double heterostructure, or an integrated circuit (IC) including the same as a circuit element. Concerning the manufacturing method.
背景技術とその問題点
近時、益々高速素子化の要求が高まりＧａＡｓ等の化合
物半導体によるＦＥＴの開発が著しい。例えばｎ−Ａｌ
ＧａＡｓ上 ＧａＡｓヘテロ接合で＾１ＧａＡｓが空乏
化し、ＧａＡｓ側に電子のアキュムレーションによる２
次元的層、いわゆる２次元電子ガス（２ＤＩＥＧ）が形
成され、ＧａＡｓ側では不純物のドーピングが行われな
いにも拘わらず、高いキャリア濃度が得られるので高い
電子移動度を得ることができる。ずなわら、キャリア濃
度を高めるためにドナーのドーピング量を高める場合に
は、ドナー量の増加に伴うイオン化中心の増大化によっ
て移動度の低下を来すが上述の２０１！Ｇによれば、こ
のような不都合が回避されて高い電子移動度が得られる
。これは、いわゆるモジュレーションドーピングといわ
れるものであるが、この現象を利用してｎ−ＡｌＧａＡ
ｓ上にショットキー金属電極を設けて、この金属電極へ
の印加電圧によってＧａＡｓ側のキャリア密度の制御を
行うようにした２次元電子ガス型ＦＥＴ （ＴＦＧＦＥ
Ｔ） 。BACKGROUND TECHNOLOGY AND PROBLEMS Recently, there has been an increasing demand for higher-speed devices, and FETs using compound semiconductors such as GaAs have been rapidly developed. For example, n-Al
On GaAs, ^1GaAs is depleted at the GaAs heterojunction, and 2
A dimensional layer, so-called two-dimensional electron gas (2DIEG), is formed, and even though no impurity doping is performed on the GaAs side, a high carrier concentration is obtained, so high electron mobility can be obtained. Of course, when increasing the amount of donor doping to increase the carrier concentration, the mobility decreases due to the increase in ionization centers as the donor amount increases, but the above-mentioned 201! According to G, such disadvantages can be avoided and high electron mobility can be obtained. This is called modulation doping, and using this phenomenon, n-AlGaA
A two-dimensional electron gas type FET (TFGFE) in which a Schottky metal electrode is provided on the s and the carrier density on the GaAs side is controlled by the voltage applied to this metal electrode.
T).
或いは特開昭５７−１７６７７３号に開示されている高
電子移動度トランジスタ（ＨＥＭＴ）が提案された。こ
れら、ＴＥＧＦＩＩ！ＴとＨＥＭＴとは実質的に同一の
原理によるものであるということができ、これらは金属
／ｎ−八１ＧａＡｓ （ドナー濃度Ｎ２ 、誘電率ε２
．厚さ（ｄ２ ｅ））／不純物がドープされないいわゆ
るアンドープ’ＡｌＧａＡｓ （厚さ８）／アンドープ
ＧａＡｓ（誘電率ε１）の構造を有して成る。第１図は
このＩＩ Ｅ Ｍ Ｔにおけるショットキー接合（第１
の接合）及びヘテロ接合（第２の接合）近傍のエネルギ
ーバンド構造を示したもので、この場合、そのヘテロ界
面に、この面に対して垂直の方向に関して閉じ込められ
た２次元電子ガスチャンネルが形成される。Alternatively, a high electron mobility transistor (HEMT) disclosed in Japanese Patent Laid-Open No. 57-176773 was proposed. These are TEGFII! It can be said that T and HEMT are based on substantially the same principle, and they are metal/n-81GaAs (donor concentration N2, dielectric constant ε2
．． It has a structure of thickness (d2 e)/so-called undoped AlGaAs (thickness 8)/undoped GaAs (dielectric constant ε1) which is not doped with impurities. Figure 1 shows the Schottky junction (first
This figure shows the energy band structure near the heterojunction (junction) and the heterojunction (second junction); in this case, a two-dimensional electron gas channel confined in the direction perpendicular to this plane is formed at the heterointerface. be done.
ここにアンドープのＡｌＧａＡｓ層が設けられているの
は、チャンネルと、ｎ−へｌＧａＡｓ中でイオン化した
ドナーとを分離して電子移動度を向上させるためのもの
である。The reason why the undoped AlGaAs layer is provided here is to improve electron mobility by separating the channel from the donor ionized in n-type IGaAs.
この構造において、ｎ−ＡｌＧａＡｓの金属側（ショッ
トキー接合による第１の接合側）とＧａＡｓ側（ヘテロ
接合による第２の接合側）とのポテンシャルの差ｑｖ２
は、ヘテロ接合による第２の接合のＡｌＧａＡｓ側の電
界Ｅｔ２に関係する分−ｑｄ２Ｅ１２と、ｎ−ＡｌＧａ
Ａｓの幅（ｄ２ ｅ）にわたって分布する空間電荷にｔ
ε ２
わされる。すなわち、
Ｖ２− ｄ２Ｅ１２＋Ｖｐ２ ”・ｉｌｌまた、第１図
において、
ｖ２＋ΔＥＣ−φＭ Ｖｇ ＋Ｅｐ ・・−・ｔａ＋（
］）及び（３）式より
Ｑ２Ｅ１２＝ （Ｖｐ２−φＭ−ＥＦ＋ΔＥＣ＋ＶＧ）
２
・・・・（４）
ガウスの定理により（３）式の左辺はへテロ接合よりも
ＧａＡｓ側に存在する電荷密度に等しい。Ｈ［！ＭＴで
はアンドープＧａＡｓを用いているために、イオン化し
たドナーやアクセプターによる空間電荷は存在しない。In this structure, the potential difference qv2 between the metal side of n-AlGaAs (first junction side by Schottky junction) and the GaAs side (second junction side by heterojunction) is
is the component -qd2E12 related to the electric field Et2 on the AlGaAs side of the second junction due to the heterojunction, and the n-AlGaAs
t to the space charge distributed over the width (d2 e) of As
ε 2 be defeated. That is, V2- d2E12+Vp2''・ill Also, in FIG. 1, v2+ΔEC-φM Vg +Ep ・-・ta+(
]) and from formula (3), Q2E12= (Vp2-φM-EF+ΔEC+VG)
2 (4) According to Gauss's theorem, the left side of equation (3) is equal to the charge density existing on the GaAs side of the heterojunction. H [! Since undoped GaAs is used in the MT, there is no space charge due to ionized donors and acceptors.
そのためこの電荷密度は、チャンネルのキャリア密度の
寄与だけとなる。つまり、今ｎｓをシートキャリア密度
とすると、
ｑ ｎ ｓ ＝８２Ｅ１２＝−（ＶＧ −Ｖｏｆｆ −
Ｅｐ ）２
・・・・（５）
となる。Therefore, this charge density is only contributed by the carrier density of the channel. In other words, if ns is the sheet carrier density, then q n s =82E12=-(VG −Voff −
Ep)2...(5).
ここに、Ｖｏｆｆ ＝φＨ−ΔＥＣ−ＶＦ６ ・・”（
６）この（４）式中、ＥＦは通常０．１ｖ以下の小さい
値であるので、これは無視することにする。また（４）
式中ε２／ｄ２は１ＩＧａＡｓ層が持つ容量ＣＩである
から、
Ｑ ｎ ｓ ；Ｃｒ （ＶＧ −Ｖｏｆｆ ） ・・・
・（７１なる旧５−Ｆｔ！Ｔで良く知られた式となる。Here, Voff =φH-ΔEC-VF6..."(
6) In this equation (4), EF is usually a small value of 0.1v or less, so it will be ignored. Also (4)
In the formula, ε2/d2 is the capacitance CI of the 1I GaAs layer, so Q ns ; Cr (VG - Voff )...
・(This is the well-known formula for the old 5-Ft!T, which is 71.
ここにＶｏｆｆはしきい値電圧ｖｔｈにほかならないも
のであり、（６）式からこのｖｔｈについてみると、（
φＨ−ΔＥｃ）とＶＦ６の２つの項がある。ここで、（
φＨ−ΔＥｃ）は第１の接合、すなわちショットキー接
合のバリアの高さと、第２の接合、すなわちヘテロ接合
のバリアの高さの差で、これは各物質（Ｍ−Ｉ−３）の
組合せに依存する量であり、ＶＦ６は、前述したように
１ＩＧａＡｓ中のイオン化したドナー、すなわち空間電
荷がうけもつ電位差である。Here, Voff is nothing but the threshold voltage vth, and looking at this vth from equation (6), we get (
There are two terms: φH−ΔEc) and VF6. here,(
φH−ΔEc) is the difference between the barrier height of the first junction, that is, the Schottky junction, and the barrier height of the second junction, that is, the heterojunction. As mentioned above, VF6 is the potential difference carried by the ionized donors, ie, the space charges, in 1IGaAs.
更にこのＨＥＭＴのしきい値電圧ｖｔｈについて具体的
にみると、今＾ｌＧａＡｓ層としてＡ Ｉｏ、３ Ｇａ
ｏ、ｒ Ａｓとすると、
ΔＥｃ：０．３２Ｖ
φＭ ； １．１３Ｖ
ε２＝１１．５８０
で、φＨ−ΔＥｃ ： ０．８Ｖとなるので、もし、Ａ
ｌＧａＡｓに不純物のドーピングを行わないと、Ｖｐ２
＝０であるので、Ｖｔｈ＝ ０．８Ｖのノーマリ−オフ
のＦＥＴとなる。ところが実際の集積回路では、ｖ ｔ
ｈ＝ ｏ、又はｖ ｔｈ＜ ｏが要求されるものであり
、上述したように０．８Ｖ以上の電圧を掛けないとオン
にならないＦＥＴでは、実際の集積回路などの回路構成
に通用することはできない。そこで、この種のＦＥＴで
は、＾ｌＧａＡｓにドナー不純物のドープを行ってＶｐ
２に有限の値を与えて、ｖ ｔｈ＝ ｏ 。Furthermore, looking specifically at the threshold voltage vth of this HEMT, now ^lGaAs layer A Io, 3 Ga
o, r As, ΔEc: 0.32V φM; 1.13V ε2=11.580, and φH−ΔEc: 0.8V, so if A
If lGaAs is not doped with impurities, Vp2
= 0, it becomes a normally-off FET with Vth = 0.8V. However, in actual integrated circuits, v t
h = o or v th < o is required, and as mentioned above, FETs that do not turn on unless a voltage of 0.8V or more is applied cannot be used in circuit configurations such as actual integrated circuits. Can not. Therefore, in this type of FET, GaAs is doped with donor impurities to increase Vp.
2 with a finite value, v th= o.
或いはＶｔｈ＜Ｏ（ノーマリ−オン）を得ることになる
。Alternatively, Vth<O (normally on) will be obtained.
しかしながら、このように、不純物がドープされたｎ−
ＡｌＧａＡｓによってヘテロ界面を構成する場合、製造
工程中の熱処理、例えばソース及びドレインの電極とり
出し部のイオン注入処理後におけるアニール処理時の加
熱に際してｎ−＾ｌＧａＡｓ中のドナーの再分布を生じ
、これがＦＥＴの特性、特に２次元電子ガスの電子移動
度を低下させてしまうなどの不都合がある。However, in this way, impurity-doped n-
When forming a heterointerface with AlGaAs, during heat treatment during the manufacturing process, for example, during heating during annealing treatment after ion implantation of the source and drain electrode extraction portions, redistribution of donors in n-^lGaAs occurs, and this causes There are disadvantages in that the characteristics of the FET, especially the electron mobility of the two-dimensional electron gas, are reduced.
また、この種のＦＥＴ、すなわち、シヨ・ノドキー接合
とへテロ接合とによるＩＩＥＭＴにおいては、上述した
ようにＡｌＧａＡｓの不純物ドープによってそのしきい
値電圧ｖｔｈを、ｖ ｔｈ＝ ｏ或いはｖ ｔｈ＜ ｏ
に選定するものであるが、実際上この不純物ドープ量に
は、ゆらぎがあり、また、（２）式及び（６）式をみて
明らかなように、しきい値電圧ｖｔｈを決める他の因子
のＡｌＧａＡｓの厚さくｄ２ ｅ）、及びφＨのゆらぎ
によってｖｔｈの均一性および再現性に劣る。In addition, in this type of FET, that is, in the IIEMT using a short-nodky junction and a heterojunction, the threshold voltage vth is changed by doping AlGaAs with impurities, such as v th= o or v th < o, as described above.
However, in practice, this impurity doping amount varies, and as is clear from equations (2) and (6), it is determined by other factors that determine the threshold voltage vth. The uniformity and reproducibility of vth is poor due to the thickness of AlGaAs (d2e) and fluctuations in φH.
発明の目的
本発明は上述した諸欠点の解消をはかることのできる特
殊な構造による半導体装置を確実に得ることができるよ
うにした半導体装置の製法を提供するものである。OBJECTS OF THE INVENTION The present invention provides a method for manufacturing a semiconductor device which makes it possible to reliably obtain a semiconductor device with a special structure capable of eliminating the above-mentioned drawbacks.
発明の概要
本発明においては、低不純物濃度例えば不純物がドープ
されないアンドープの半絶縁性の第１の半導体層上に少
くとも第２及び第３の半導体層を、夫々不純物をドープ
しないエピタキシャル成長法によって形成してダブルへ
テロ接合構造を形成する工程と、その後不純物のイオン
注入によって選択的に導電型を付与する工程とを経て、
ダブルへテロ接合型のいわば旧Ｓ−Ｆ［！Ｔ （以下＋
１１−Ａｌ５−Ｆ［！Ｔという）を得る。Summary of the Invention In the present invention, at least a second and a third semiconductor layer are formed on an undoped semi-insulating first semiconductor layer with a low impurity concentration, for example, without doping with an impurity, by an epitaxial growth method without doping with an impurity, respectively. After a step of forming a double heterojunction structure, and then a step of selectively imparting a conductivity type by implanting impurity ions,
Double heterozygous type, so to speak, old S-F [! T (hereinafter +
11-Al5-F[! (called T).
この本発明製法によって得ようとするＤＩｌ−ＭＩＳ−
ＦＥＴの一例の基本的構成を第２図を参照して説明する
に、このＤＨ−ＭＩＳ−Ｐ［！Ｔは、低不純物濃度、例
えば不純物がドープされない第１の半導体層（１）と、
これに接する第２の半導体層（２）と、更にこれに接す
る第３の半導体層（３）とを有する。第１の半導体層（
１）と第３の半導体層（３）とは、その各エネルギーギ
ャップ、すなわち禁止帯幅Ｅｇ１及びＥｇ３が例えば実
質的に同等になるように例えば同じ材料のＧａＡｓより
構成され、第２の半導体Ｎ（２）は、これら第１及び第
３の半導体層（１１及び（３）に比してそのエネルギー
ギャップＥｇ２が大なる半導体例えばＡｌＧａＡｓより
構成されて、第２の半導体層（２）を挾んでその両面の
第３及び第１の半導体層（３）及び＋１１との間に夫々
ヘテロ接合による第１及び第２の接合ＪＨｔ及びＪＨ２
が形成されたダブルへテロ構造が構成される。DIl-MIS- to be obtained by the production method of the present invention
The basic configuration of an example of the FET will be explained with reference to FIG. 2.This DH-MIS-P[! T is a first semiconductor layer (1) with a low impurity concentration, for example, not doped with impurities;
It has a second semiconductor layer (2) in contact with this, and a third semiconductor layer (3) in further contact with this. First semiconductor layer (
1) and the third semiconductor layer (3) are made of the same material, for example, GaAs, so that their respective energy gaps, that is, forbidden band widths Eg1 and Eg3, are substantially the same, and the second semiconductor layer (3) is made of the same material, GaAs. (2) is made of a semiconductor whose energy gap Eg2 is larger than those of these first and third semiconductor layers (11 and (3), for example, AlGaAs), and the second semiconductor layer (2) is sandwiched between the first and third semiconductor layers (11 and (3)). First and second junctions JHt and JH2 formed by heterojunctions are formed between the third and first semiconductor layers (3) and +11 on both surfaces thereof, respectively.
A double heterostructure is formed.
第２の半導体層（２）は、例えば不純物がドープされな
いアンドープ層とし、第３の半導体層、（３）は、例え
ばｎ型の不純物の高濃度ドープ層とする。The second semiconductor layer (2) is, for example, an undoped layer that is not doped with impurities, and the third semiconductor layer (3) is, for example, a layer heavily doped with n-type impurities.
第３の半導体層（３）は、これ自体をゲート電極とする
か、この半導体層（３）上にオーミックに図示しないが
ゲート電極を被着する。The third semiconductor layer (3) itself serves as a gate electrode, or a gate electrode (not shown) is ohmically deposited on this semiconductor layer (3).
このようにしてダブルへテロ接合構造によるゲート部が
構成される。そして、このゲート部を挾んでその両側に
おいて第１の半導体層（１）に、例えばｎ型の不純物が
高濃度に選択的にドープされたソース及びドレイン各領
域＋４１及び（５）が設けられる。In this way, a gate portion with a double heterojunction structure is constructed. Source and drain regions +41 and (5) selectively doped with n-type impurities at a high concentration, for example, are provided in the first semiconductor layer (1) on both sides of the gate portion.
Ｓ、Ｄ及びＧは夫々ソース、ドレイン及びゲートの各端
子を示す。S, D, and G indicate source, drain, and gate terminals, respectively.
このような構成によって動作時、この第２の半導体層（
２）と第１の半導体層＋１１とによる第２のヘテロ接合
ＪＨ２に沿って低不純物濃度の第１の半導体層（１１側
に２次元的電子ガス（２ＤＥＣ）の層（６）が生じるＯ
Ｈ−旧５−ＦＥＴ（７１が構成される。With such a configuration, during operation, this second semiconductor layer (
2) and the first semiconductor layer +11, a two-dimensional electron gas (2DEC) layer (6) is generated on the first semiconductor layer (11 side) with a low impurity concentration along the second heterojunction JH2 formed by the first semiconductor layer +11.
H-old 5-FET (71 is configured.
このような構成によるＤＩ−Ｍｉｓ−ＦＥＴ（７１によ
れば、２ＤＥＣ層（６）によってチャンネルが形成され
るので、前述のＨＥＭＴと同様に電子移動度にすぐれ高
速性にすぐれたＦＥＴを得ることができるものである。According to DI-Mis-FET (71) with such a configuration, a channel is formed by the 2DEC layer (6), so it is possible to obtain an FET with excellent electron mobility and high speed, similar to the HEMT described above. It is possible.
更に、上述のＤＩｌ−ＭＩＳ−ＰＥＴ（７１において、
第１及び第２のへテロ接合ＪＨ１及びＪＨ２の各バリア
の高さをΔＥｃ１及びΔＥＣ２とすると、前記（６）の
Ｖｏｆｆすなわちしきい値電圧ｖｔｈは、
ｖｔｈ＝ΔＥｑｔ−ΔＥＣ２ＶＦ６ ” （６’）とな
るが、上述したように第２の半導体層（２）を挾む上下
両側の第１及び第３の半導体層（１１及び（３）のエネ
ルギーギャップＥｇｔｌ；’Ｅｇｓとするときは、ΔＥ
ｃｔ：ΔＢＣ２となり、ｖｔｈはほぼＶｐ２によって決
まることになる。また、このＶＦ６は、上述の構成では
第２の半導体層（２）としてアンドープの層が用いられ
たことによって、このＶｐ２の項は無視され得るので結
局（６′）式によってｖ ｔｈ＝ ｏ ｖとなる。Furthermore, the above-mentioned DIl-MIS-PET (in 71,
Letting the heights of the respective barriers of the first and second heterojunctions JH1 and JH2 be ΔEc1 and ΔEC2, the Voff in (6) above, that is, the threshold voltage vth, is as follows: vth=ΔEqt−ΔEC2VF6 ” (6') However, as mentioned above, when the energy gap of the first and third semiconductor layers (11 and (3) on both upper and lower sides sandwiching the second semiconductor layer (2) is Egtl;'Egs, ΔE
ct: ΔBC2, and vth is approximately determined by Vp2. In addition, since an undoped layer is used as the second semiconductor layer (2) in the above-mentioned configuration, the Vp2 term can be ignored, so VF6 can be expressed as v th= o v by equation (6'). becomes.
したがって、このような構成による場合は、ｖｔｈ０ の低い高速度ＦＥＴが得られることになる。Therefore, in such a configuration, vth0 This results in a high speed FET with low speed.
また、上述の構成によるＤＨ−Ｍｉｓ−ＰＥＴ（７１に
おいては、第２の半導体層（２）がアンドープ層によっ
て構成したことによって、ｖｔｈを決めるＶｐ２の項を
無視できる構成としたので、この場合は、冒頭に述べた
Ｖｐ２の項に係る第２の半導体層（２）の不純物濃度Ｎ
２．厚さくｄ２−ｅ）等のゆらぎによる特性の不均一性
、再現性の低さを改善できるものである。In addition, in the DH-Mis-PET (71) with the above-described structure, the second semiconductor layer (2) is an undoped layer, so that the term Vp2 that determines vth can be ignored, so in this case, , the impurity concentration N of the second semiconductor layer (2) related to the term Vp2 mentioned at the beginning
2. This can improve the non-uniformity of characteristics and low reproducibility due to fluctuations in thickness d2-e), etc.
上Ｍ Ｌ タＤｌｌ−ＭＴＳ−ＦＥＴ４１’、第２ ノ
半導体１ｉ（ｓ＋）カ７ンドープとされ、ｖ ｔｈ＝
ｏとしたものであるが、Ｖ ｔｈ＜ ０７７）／−マＩ
Ｊ −、ｔ ７ノＤＩｌ−Ｍｉｓ−ＰＩ！Ｔトすルコと
もできる。この場合においては、例えば第２の半導体層
で２）にｎ型の不純物をドープすることによって前記（
６′）式におけるＶＰ２の値を適当に選定することによ
ってｖ ｔｈ＜ ｏとなし得る。The upper M L transistor Dll-MTS-FET 41', the second semiconductor 1i(s+) is doped with 7, and v th=
o, but V th < 077)/-ma I
J-,t7-DIl-Mis-PI! It can also be called T Tosuruko. In this case, for example, by doping 2) with an n-type impurity in the second semiconductor layer,
By appropriately selecting the value of VP2 in equation 6'), v th<o can be achieved.
更にまた上述した各側においては、第１及び第３の半導
体層（夏）及び（３）のエネルギーギャップＥｇ１及び
Ｅｇｓをほぼ同等にしてΔＥｃ１＝ΔＥＣ３とした、
場合？ＲＺ′が・８′″＜８°龜圓妊°”弓８°。Furthermore, on each side mentioned above, the energy gaps Eg1 and Egs of the first and third semiconductor layers (summer) and (3) are made almost equal, and ΔEc1 = ΔEC3.
case? RZ′ is ・8′″<8°龜連°”bow 8°.
１
として、（６′）式をみてわがるように、ｖ ｔｈ＜
。1, as seen from equation (6'), v th<
.
とすることもできる。It is also possible to do this.
本発明においては、上述したような構成によるＤＨ−旧
５−ＦＥＴを得んとするものである。The present invention aims to obtain a DH-former 5-FET having the configuration described above.
実施例
第３図〜第７図を参照して本発明製法の−１９１１をそ
の製造工程順に説明する。EXAMPLE -1911 manufactured by the present invention will be explained in the order of its manufacturing steps with reference to FIGS. 3 to 7.
この例においては、第２図の基本構造において第２の半
導体層（２）がアンドープで、各層＋１１ （２） ＋
３１のエネルギーギャップＥｇ１・ ８ｇ２． Ｆ、ｇ
３がＥｇｒ＝Ｅｇｓ＜Ｅ８２とされてΔＥＣ１＝ΔＥｃ
２とされたｉｎ＋−ＭＩＳ−ＰＢＴを得る場合である。In this example, in the basic structure of FIG. 2, the second semiconductor layer (2) is undoped, and each layer +11 (2) +
31 energy gap Eg1・8g2. F, g
3 is set as Egr=Egs<E82 and ΔEC1=ΔEc
This is a case of obtaining in+-MIS-PBT of 2.
先ず、第３図に示すように不純物がドープされていない
半絶縁性の例えばＧａＡｓよりなる単結晶基板Ｓｏを用
意し、その−主面上に、第１の半導体層（ＩＩ）、第２
の半導体層（１２）、及び第３の半導体層（１３）を順
次連続的にエピタキシ中ル成長する。この連続エピタキ
シャル成長は、例えばＨＯＣＶＤ （Ｍｅｔａｌ Ｏｒ
ｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ ）法、或いはＭＢ Ｅ （Ｍｏｌｅｃｕ
ｌａｒ Ｂｅａｍ ｔ！ｐｉｔａｘｙ）法によって夫々
不純物のドープを行わずに形成する。First, as shown in FIG. 3, a semi-insulating single crystal substrate So made of GaAs, for example, which is not doped with impurities is prepared, and a first semiconductor layer (II) and a second semiconductor layer (II) are formed on the main surface thereof.
A semiconductor layer (12) and a third semiconductor layer (13) are successively grown in epitaxy. This continuous epitaxial growth is performed by, for example, HOCVD (Metal Or
Ganic Chemical Vapor Depo
position) method, or MBE (Molecu
lar Beamt! They are formed without doping with impurities by the pitaxy method.
ここに、第１の半導体層（１）は、例えば基体（１）と
同様のＧａＡｓよりなり、第２の半導体層（２）は、第
１の半導体層（１）に比してそのエネルギーギャップの
大きい例えばＡｌＧａＡｓによって構成する。また第３
の半導体層〔３）は、第２の半導体層（２）に比してそ
のエネルギーギヤツブが小さく、第１の半導体層（１）
と同様のＧａＡｓによって構成する。このようにして第
２及び第３の半導体層（２）及び（３）間に第１のへテ
ロ接合ＪＨ１を形成し、第２及び第１の半導体層（２）
及び（］）間に第２のへテロ接合ＪＨ２を形成する。Here, the first semiconductor layer (1) is made of, for example, GaAs similar to the base (1), and the second semiconductor layer (2) has a smaller energy gap than the first semiconductor layer (1). It is made of, for example, AlGaAs, which has a large surface area. Also the third
The semiconductor layer [3) has a smaller energy gear than the second semiconductor layer (2), and the semiconductor layer [3] has a smaller energy gear than the second semiconductor layer (2).
It is made of GaAs similar to . In this way, the first heterojunction JH1 is formed between the second and third semiconductor layers (2) and (3), and the second and first semiconductor layers (2)
A second heterojunction JH2 is formed between and (]).
第４図に示すように、第３の半導体層＋８）に１の導電
型例えばｎ型の不純物Ｓｉ、 Ｓｅ等のイオンを全面的
に打ち込む第１のイオン注入作業を行う。As shown in FIG. 4, a first ion implantation operation is performed in which ions of impurity Si, Se, etc. of one conductivity type, for example, n-type, are implanted into the third semiconductor layer +8) over the entire surface.
その後、第５図に示すように、第３の半導体層（３）に
対して選択的エツチングを行って最終的に得ようとする
ロトＭｒ、−ＰＥＴのゲート部に対応する部分を残して
他部をエツチング除去する。Thereafter, as shown in FIG. 5, selective etching is performed on the third semiconductor layer (3), leaving a portion corresponding to the gate portion of the Roto Mr, -PET to be finally obtained. Remove the part by etching.
次に第６図に示すように残された第３の半導体層（３）
をマスクとして第１の半導体Ｎ（１）の第２の半３
２
導体層（２）との界面に接して半導体Ｎ（３）に注入し
た不純物と同導電型の例えばＳｌ、 Ｓｅ等の不純物イ
オンを打ち込む第２のイオン注入作業を行って、ソース
及びドレイン各領域（４）及び（５）を形成する。その
後、アニール処理を行って各注入イオンを活性化する。Next, as shown in FIG. 6, the remaining third semiconductor layer (3)
Impurities such as Sl and Se of the same conductivity type as the impurity implanted into the semiconductor N(3) in contact with the interface with the second half 3 2 conductor layer (2) of the first semiconductor N(1) using as a mask. A second ion implantation operation is performed to implant ions to form source and drain regions (4) and (5). Thereafter, an annealing process is performed to activate each implanted ion.
このように夫々イオン注入された半導体層のドーパント
の濃度分布は第７図に示すように、夫々第１及び第２の
イオン注入による不純物（ドーパント）の分布が夫々曲
線（１８）及び（１９）に示すように第１のイオン注入
によるドーパントの分布（曲線（１Ｂ））が主として半
導体層（１３）においてそのピーク値を示し、第２のイ
オン注入によるドーパントの分布（曲線（１９））のピ
ークは、ソース及びドレイン領域（４）及び（５）の第
２の半導体層（２）と接する近傍において生ずるように
イオン注入条件が選定される。またこの場合、第１及び
第２のイオン注入において不純物イオンが第２の半導体
層（２）中にもイオン注入されるが、ＡｌＧａＡｓにお
いて注入イオンを活性化するための熱処理は、ＧａＡｓ
におけるそれより高い温度と長い時間を要するこ４
とから、活性化のアニール条件を適当に選定すれば、Ａ
ｌＧａＡｓより成る第２の半導体層（２）については活
性化せずに第１の半導体層（１）においてのみその活性
化を行うことができる。As shown in FIG. 7, the dopant concentration distribution in the semiconductor layer ion-implanted in this manner is as follows. As shown in , the dopant distribution due to the first ion implantation (curve (1B)) mainly shows its peak value in the semiconductor layer (13), and the dopant distribution due to the second ion implantation (curve (19)) has its peak value. Ion implantation conditions are selected such that ion implantation occurs in the vicinity of the source and drain regions (4) and (5) in contact with the second semiconductor layer (2). In this case, impurity ions are also implanted into the second semiconductor layer (2) in the first and second ion implantations, but the heat treatment for activating the implanted ions in AlGaAs is
Since it requires a higher temperature and longer time than that in A, if the activation annealing conditions are appropriately selected, A
Activation can be performed only in the first semiconductor layer (1) without activating the second semiconductor layer (2) made of lGaAs.
このようにすれば、夫々第１〜第３のエピタキシャル半
導体層（１１）〜（１３）より成る第１〜第３の半導体
層ｆｉｌ〜（３）より成るダブルへテロ接合構造による
ゲート部が構成された第２図で説明した構成によるＤＩ
ｌ−ＭＩＳ−ＰＥＴ（７１が得られる。第６図において
、第２図と対応する部分には同一符号を付して重複説明
を省略する。In this way, a gate portion with a double heterojunction structure consisting of the first to third semiconductor layers fil to (3) consisting of the first to third epitaxial semiconductor layers (11) to (13), respectively, is configured. DI with the configuration explained in Fig. 2
l-MIS-PET (71) is obtained. In FIG. 6, parts corresponding to those in FIG. 2 are denoted by the same reference numerals, and redundant explanation will be omitted.
尚、ソース及びドレイン各領域（４）及び（５）に対す
る端子導出は、図示しないが例えば領域（４）及び（５
）上の第２のエピタキシャル半導体層（１２）の一部を
選択的にエツチング除去してこれら領域（４）及び（５
）の一部を外部に露呈してここにオーミックにソース電
極及びドレイン電極を被着することによって行う。或い
は第２のエピタキシャル層（１２）を除去することな（
、これの上に例えばＡｕＧｅのオーミンク電極を被着し
てこの層（１２）を横切るアロ勢
１ に
イ化を行うことによってソース及びドレイン各領域１４
１ （５）に対する電極とり出しを行うこともできる。Although not shown, the terminals for the source and drain regions (4) and (5) are connected to the regions (4) and (5), for example.
) on the second epitaxial semiconductor layer (12) are selectively etched away to form these regions (4) and (5).
) is exposed to the outside and a source electrode and a drain electrode are ohmically applied thereto. Alternatively, without removing the second epitaxial layer (12) (
, for example, by depositing an ohmink electrode of AuGe on this layer (12) and oxidizing the alloy layer (12) across the layer (12), the source and drain regions 14 are formed.
1 (5) can also be taken out.
尚、上述した例においては、第２の半導体Ｎ（２）が、
アンドープ層とされたＤＩｌ−ＭＩＳ−Ｐ［！Ｔを得た
場合であるが、前述したように例えばｖ ｔｈ＜ ｏの
ノーマリ−オンのＤＩｌ−ＭＩＳ−Ｆｌ！Ｔを得る場合
、すなわち第２の半導体層（２）にｎ型のドーパントを
ドープするようにしたＤＩｌ−ＭＩＳ−Ｆ［！Ｔを得る
場合に適用することもできる。この場合においても少く
とも第２及び第３のエピタキシャル１ｉ（１２）及び（
１３）をアンドープ層として形成し、その後第２の層（
１２）にｎ型の不純物イオンを注入して、不純物ドープ
がなされた第２の半導体層（２）を形成する。Note that in the above example, the second semiconductor N(2) is
DIl-MIS-P [! In this case, as mentioned above, for example, normally-on DIl-MIS-Fl with v th < o! When obtaining T, that is, DIl-MIS-F[!] in which the second semiconductor layer (2) is doped with an n-type dopant. It can also be applied when obtaining T. In this case, at least the second and third epitaxial layers 1i (12) and (
13) as an undoped layer, and then the second layer (
N-type impurity ions are implanted into 12) to form a second semiconductor layer (2) doped with impurities.
また、上述した例では、エネルギーギャップの大きい第
２の半導体層（２）をＡｌＧａＡｓによって構成し、こ
れに比しエネルギーギャップの小さい第１及び第３の半
導体層［１）及び（３）をＧａＡｓによって構成した場
合であるが、これらの組合せに限らず、第１及び第３の
半導体層（］）及び（３）をＧａＡｓとするも、第２の
半導体Ｎ（２）をＡｌＡｓによって構成することもでき
６
る。すなわち＾ｌ）＜Ｇａ□−１＜Ａｓにおいて第２の
層（２）のＸ値を、第１及び第３の各層（１）及び（３
）のそれより大に選定する。また、或いは第１及び第３
の半導体層＋１１及び（３）をＩｎＧａＡｓによって構
成し、第２の半導体層（２）をＩｎＰによって構成する
こともできるなど種々の材料の組合せを通用できる。In the above example, the second semiconductor layer (2) with a large energy gap is made of AlGaAs, and the first and third semiconductor layers [1) and (3) with a small energy gap are made of GaAs. However, the combination is not limited to these, and although the first and third semiconductor layers (]) and (3) are made of GaAs, the second semiconductor N (2) may be made of AlAs. It is also possible. In other words, ^l)<Ga□-1<As, the X value of the second layer (2) is
). Also, or the first and third
Various combinations of materials can be used, such as the semiconductor layers +11 and (3) made of InGaAs and the second semiconductor layer (2) made of InP.
また上述した例では、第１及び第３の半導体層（１）及
び（３）の各エネルギーギャップＥｇ１及び８ｇ３が同
等となるように同一組成の半導体層によって構成した場
合であるが、前述したように、ｖ ｔｈ＜ 。Furthermore, in the above example, the first and third semiconductor layers (1) and (3) are constructed of semiconductor layers having the same composition so that the energy gaps Eg1 and 8g3 are the same. In, v th< .
とする場合において、ΔＥｃｚ＜ΔＥｃｓとする場合に
本発明を適用できるものであり、この場合、第１〜第３
の各層（１１〜（３）、したがって各エピタキシャル半
導体ＩＩ（１１）〜（１３）は、例えば＾ｔＸｃａＬ−
Ｘ＾３の組成とし、第１のエピタキシャル半導体層（１
１）においてはｘ＝０、第２のエピタキシャル半導体層
（１２）においてはｘ＝１とし、第３のエピタキシャル
半導体層（１３）としてｘ＝０．５となし得る。In this case, the present invention can be applied when ΔEcz<ΔEcs, and in this case, the first to third
Each layer (11 to (3)), and therefore each epitaxial semiconductor II (11) to (13), is, for example, ^tXcaL-
The composition of the first epitaxial semiconductor layer (1
In 1), x=0, in the second epitaxial semiconductor layer (12), x=1, and in the third epitaxial semiconductor layer (13), x=0.5.
上述した例では本発明製法によってＤＨ−Ｍｉｓ−ＰＥ
Ｔ（７）の単体半導体装置を得た場合であるが、本発明
７
製法による場合、上述したところから明らかなように、
各半導体層（１１）〜（１３）を不純物がドープされな
い層として形成し、その後イオン注入によって所定部に
所要の不純物濃度をもって不純物のドーピングを行うも
のであるので、これら半導体層（１１）〜（１３）を形
成して後、各部に夫々異る特性、或いは異る種類の素子
を容易に作製することができる。つまり共通の基体上に
、例えば上述したｖ ｔｈ＝ ｏのＤＩｌ−ＭＩＳ−Ｆ
ＥＴ（７１を形成し、ソノアンドープの第２のエピタキ
シャル半導体Ｊｉ（１２）の一部にｎ型不純物イオンを
イオン注入して、ここにおいて前述したｖ ｔｈ＜ ｏ
のｌ）ＩＩ−Ｍｉｓ−ＦＲＴを作製する。このようにす
れば、ｖ ｔｈ＝ ｏのＤＨ−ＭＩＳ−ＦＥＴをドライ
ブ用ＦＥＴとし、ｖ ｔｈ＜ ｏのｔｉｌｌ−ＭＴＳ−
ＦＦ、Ｔを負荷用ＦＥＴとするエンハンスメント／デプ
レッション（Ｅ／Ｄ）型のインバータを作製することが
できる。或いは、例えば同様のインバータ回路の負荷用
ＦＥＴを、ＤＩ−ＭＩＳ−ＦＥＴによらずに他の通常一
般のショットキー障壁ゲート型のＦＥＴによって構成す
ることもできる。この場合の一例を８
第８図を参照して説明する。この第８図において第２図
〜第６図に対応する部分には同一符号を付して重複説明
を省略するが、この場合においては、第４図で説明した
第３の半導体層（１３）に対する全面的イオン注入に代
えて最終的にＤＨ−ＭＩＳ−ＰＵＴ（７１のゲート部を
構成する部分（３）に選択的に例えばｎ型の不純物のイ
オン注入を行って後、最終的にショットキー障壁型ＦＥ
Ｔ（２０）を構成する部分に選択的に同様の例えばｎ型
の不純物イオン注入作業を行って、選択的にＭｉｓ−Ｆ
［！Ｔ （２０）の形成領域（２１）を形成し、その後
、第３のエピタキシャル半導体層（１３）の不要部分を
エツチング除去してソース及びドレイン領域（４１、＋
５１を形成する前述した第２の選択的イオン注入作業に
対応する作業によって行う。そして、領域（２１）上に
ショットキーゲート電極（２３）を被着し、その両側に
例えばＡｕＧｅの金属電極の被着とアロイ処理を行って
ソース及びドレインの各オーミック電極（２１）及び（
２２）を形成し、ショットキー障壁型のＦＥＴ、 （２
０）を形成することもできる・９
また、上述した本発明製法においては、ソース及びドレ
イン各領域（４）及び（５）を第２のイオン注入作業に
よって形成した場合であるが、ある場合は第３図及び第
４図で説明した工程を経て後、第３の半導体層（３）に
対するゲート部を残すエツチング作業に際して第９図に
示すように第２の半導体層（２）に対しても、その全厚
み或いはほぼ全厚みに亘ってゲート部を残してエツチン
グ除去し、その後、第１０図に示すように、外部に露呈
したソース及びドレインの各領域を形成する部分上、更
に成る場合は第３の半導体層（３）上を含んで例えばＡ
ｕＧｅ等の金属電極を全面的に蒸着してアロイ処理をな
して、Ｇｅがドープされることによって形成されたｎ型
のソース及びドレイン領域（４）及び（５）の形成と、
これに対するソース及びドレイン電極（８）及び（９）
の形成とゲート電極ＱＯ）の形成を行うことができる。In the above-mentioned example, DH-Mis-PE was produced by the production method of the present invention.
In the case where a single semiconductor device of T(7) is obtained, as is clear from the above, when the manufacturing method of the present invention 7 is used,
Each of the semiconductor layers (11) to (13) is formed as a layer that is not doped with impurities, and then impurities are doped to predetermined portions with the required impurity concentration by ion implantation. After forming 13), it is possible to easily fabricate elements with different characteristics or different types in each part. That is, on a common substrate, for example, the above-mentioned DIl-MIS-F with v th = o
ET (71), and n-type impurity ions are ion-implanted into a part of the sono-and-doped second epitaxial semiconductor Ji (12), so that the above-mentioned v th < o
l) Create II-Mis-FRT. In this way, the DH-MIS-FET with v th = o is used as the drive FET, and the till-MTS-FET with v th < o is used as the drive FET.
An enhancement/depression (E/D) type inverter can be manufactured using FF and T as load FETs. Alternatively, for example, the load FET of a similar inverter circuit may be configured not by the DI-MIS-FET but by another general Schottky barrier gate type FET. An example of this case will be explained with reference to FIG. In FIG. 8, parts corresponding to those in FIGS. 2 to 6 are given the same reference numerals and redundant explanations will be omitted, but in this case, the third semiconductor layer (13) explained in FIG. Instead of full-scale ion implantation for the DH-MIS-PUT (71), for example, n-type impurity ions are selectively implanted into the portion (3) constituting the gate portion of the DH-MIS-PUT (71). Barrier type FE
A similar, for example, n-type impurity ion implantation operation is selectively performed on the portion constituting T(20), and Mis-F is selectively implanted.
[! A formation region (21) of T (20) is formed, and then unnecessary portions of the third epitaxial semiconductor layer (13) are removed by etching to form source and drain regions (41, +
This is done by an operation corresponding to the second selective ion implantation operation described above for forming 51. Then, a Schottky gate electrode (23) is deposited on the region (21), and metal electrodes of, for example, AuGe are deposited and alloyed on both sides of the Schottky gate electrode (23), so that the source and drain ohmic electrodes (21) and (
22), and a Schottky barrier type FET, (2
In addition, in the manufacturing method of the present invention described above, the source and drain regions (4) and (5) are formed by the second ion implantation operation. After going through the steps explained in FIGS. 3 and 4, during the etching operation that leaves the gate part for the third semiconductor layer (3), the second semiconductor layer (2) is also etched as shown in FIG. Then, as shown in FIG. 10, etching is performed over the entire thickness or almost the entire thickness, leaving the gate portion, and then, as shown in FIG. For example, A
Formation of n-type source and drain regions (4) and (5) formed by doping with Ge by vapor-depositing a metal electrode such as uGe over the entire surface and performing an alloying process;
Source and drain electrodes (8) and (9) for this
and gate electrode QO).
また、上述した例においては選択的エツチングによって
ゲート部の幅、すなわちチャンネル長の規制を行うよう
にした場合であるが、ある場合はプレナー型構成となり
、しかもゲート部とソース及びドレイン領域とが整合、
いわゆるセルファラインによって形成されるような製造
方法をとることもできる。この場合の例を第１１図以下
を参照して説明する。先ず、この例においても第３図で
説明したように第１、第２及び第３の各エピタキシャル
半導体層（１１）、（１２）及び（１３）を形成するも
のであるが、その後、第１１図に示すように、最終的に
ＤＨ−ＭＩＳ−ＦＥＴのゲート部となる部分に、窓（３
３ａ）が穿設され、イオン注入のマスクとなる、例えば
窒化珪素ＳｉＮ （例えば５ｉａＮ４）より成る第１の
マスク層（２２）を周知の技術に選択的に形成し、これ
をマスクとしてイオン注入を行って第３のエピタキシャ
ル半導体層（１３）の窓（３３ａ）下に第３の半導体層
（３１を形成する。In addition, in the above example, the width of the gate part, that is, the channel length, is controlled by selective etching, but in some cases, the structure is planar, and the gate part and the source and drain regions are aligned. ,
It is also possible to use a manufacturing method that uses so-called self-alignment. An example of this case will be explained with reference to FIG. 11 and subsequent figures. First, in this example as well, the first, second and third epitaxial semiconductor layers (11), (12) and (13) are formed as explained in FIG. As shown in the figure, a window (3
3a), a first mask layer (22) made of, for example, silicon nitride SiN (for example, 5iaN4), which serves as a mask for ion implantation, is selectively formed using a well-known technique, and ion implantation is performed using this as a mask. Then, a third semiconductor layer (31) is formed under the window (33a) of the third epitaxial semiconductor layer (13).
次に第１２図に示すように、マスク層（３３）上に、そ
の窓（３３ａ）内を含んで全面的に第２のイオン注入の
マスク層（３４）、例えばフォトレジスト層を塗布する
。Next, as shown in FIG. 12, a second ion implantation mask layer (34), for example a photoresist layer, is applied over the entire surface of the mask layer (33) including the inside of the window (33a).
第１３図に示すように、このフォトレジスト層を全面的
にエツチングして、第１のマスク層（３３）１
Ｕ
の窓（３３ａ）内の第２のマスク層（３４）を残して他
部を除去する。As shown in FIG. 13, this photoresist layer is etched over the entire surface, leaving only the second mask layer (34) within the window (33a) of the first mask layer (33) 1U. remove.
第１４図に示すように、第１のマスク層（３３）をエツ
チング除去する。As shown in FIG. 14, the first mask layer (33) is removed by etching.
第１５図に示すように、第２のマスク層（３４）をマス
クとして第２のｎ型の不純物のイオン注入を行い、活性
化のアニール処理を行ってマスク層（３４）が存在しな
い部分の第１のエピタキシャル半導体層（１１）の、第
２のエピタキシャル半導体層（１２）との界面側にソー
ス及びドレイン各領域（４）及び（ｆ＋１を形成する。As shown in FIG. 15, ions of a second n-type impurity are implanted using the second mask layer (34) as a mask, and an activation annealing process is performed to remove the parts where the mask layer (34) is not present. Source and drain regions (4) and (f+1) are formed on the interface side of the first epitaxial semiconductor layer (11) with the second epitaxial semiconductor layer (12).
その後、第１６図に示すようにマスク層（３４）を除去
すれば、プレナー型構成を採るＤＨ−ＭＴＳ−ＰＩ！Ｔ
（７）が得られる。そして、このような方法によるとき
は、ゲート部、すなわち第３の半導体層（３）の形成部
の両端縁とソース及びドレイン各領域（４）及び（６）
の各対向縁とが整合して形成される。Thereafter, as shown in FIG. 16, if the mask layer (34) is removed, the DH-MTS-PI has a planar structure! T
(7) is obtained. When such a method is used, both edges of the gate portion, that is, the formation portion of the third semiconductor layer (3) and the source and drain regions (4) and (6)
are formed in alignment with each opposing edge.
また、上述した各側においては第１の半導体層（１）を
基体Ｓｏ上にエピタキシャル半導体層（１１）によって
構成した場合で、この場合第２のへテロ２
接合、ＪＨ２が基体Ｓｏの表面から離間した結晶性の安
定した位置に形成することができる利点があるが、ある
場合はこの半導体層（１１）を基体ＳＯ自体の表面層に
よって形成することもできる。Furthermore, in each of the above-mentioned sides, the first semiconductor layer (1) is formed of an epitaxial semiconductor layer (11) on the substrate So, and in this case, the second hetero 2 junction, JH2, is formed from the surface of the substrate So. Although there is an advantage that it can be formed at distant, crystalline and stable positions, in some cases this semiconductor layer (11) can also be formed by the surface layer of the substrate SO itself.
更に上述した例では、ショットキー障壁ゲート型ＦＥＴ
（２０）を形成した場合であるが、例えばこれに代えて
、選択的イオン注入によって不純物ドープ領域による固
定抵抗領域を設けて、これを例えばインバータ回路の負
荷抵抗とすることもできるなど、上述したＤＩｌ−ＭＩ
Ｓ−ＰＵＴと共に種々の回路素子を形成することができ
る。Furthermore, in the example described above, the Schottky barrier gate type FET
(20), but instead of this, it is also possible to provide a fixed resistance region made of an impurity doped region by selective ion implantation, and use this as the load resistance of an inverter circuit, for example. DIl-MI
Various circuit elements can be formed with the S-PUT.
尚、図示のＤＩｌ−ＭＩＳ−Ｆ［！Ｔにおいては第３の
半導体層（３）、ソース及びドレイン各領域（４）及び
（５）をｎ型とした場合であるが、これらをｐ型とする
構成とすることもできる。In addition, the illustrated DIl-MIS-F[! In T, the third semiconductor layer (3) and the source and drain regions (4) and (5) are of n type, but they can also be of p type.
発明の効果
上述したように本発明製法によれば、そのエピタキシャ
ル成長作業に際しては、各半導体層（１１）（１２）及
び（１３）が夫々不純物をドープしない層１ としてエ
ピタキシャル成長するものであるので比較的不純物の濃
度制御を行いにくいＭＯＣＶＤ法によっても容易にその
形成を行うことができると共に、各エピタキシャル成長
層の特性の制御性を高めることができる。すなわち、エ
ピタキシャル成長に際して不純物ドーピングを行う場合
においては、各半導体層のエピタキシャル成長に際して
これより前に行ったエピタキシャル成長に用いられる不
純物がエピタキシャル成長装置内に残存することによっ
て、各半導体層の不純物ドープに履歴が発生して相互の
特性に影響を及ぼす不都合があるが、本発明製法によれ
ばアンドープのエピタキシャルによるのでこのような不
都合を回避でき、安定して再現性の良い、目的とするＤ
Ｉｌ−Ｍｉｓ−ＰＵＴを構成することができる。Effects of the Invention As described above, according to the manufacturing method of the present invention, during the epitaxial growth process, each of the semiconductor layers (11), (12), and (13) is epitaxially grown as a layer 1 not doped with impurities, so the process is relatively simple. It can be easily formed even by the MOCVD method, which is difficult to control the concentration of impurities, and the controllability of the characteristics of each epitaxially grown layer can be improved. In other words, when impurity doping is performed during epitaxial growth, impurities used in previous epitaxial growth remain in the epitaxial growth apparatus during epitaxial growth of each semiconductor layer, resulting in a history of impurity doping of each semiconductor layer. However, according to the manufacturing method of the present invention, such disadvantages can be avoided since undoped epitaxial production is used, and the desired D can be achieved stably and with good reproducibility.
Il-Mis-PUT can be configured.
また、本発明製法においては、アンドープ半導体層をエ
ピタキシャル成長して後、各部に所要の不純物のイオン
注入を行うものであるので、共通のエピタキシャル層に
各種の回路素子を容易確実に形成することができ、各種
ＩＣの製造を容易に行うことができ実用に供してその利
益は大である。In addition, in the manufacturing method of the present invention, after the undoped semiconductor layer is epitaxially grown, ions of necessary impurities are implanted into each part, so various circuit elements can be easily and reliably formed in a common epitaxial layer. , various ICs can be easily manufactured, and the benefits of putting it into practical use are great.
第１図は従来のＦＥＴの説明に供するエネルギーバンド
モデル図、第２図は本発明製法によって得る半導体装置
の一例の基本的構成図、第３図〜第６図は本発明製法の
一例の各工程の路線的拡大断面図、第７図はその説明に
供する不純物濃度分布図、第８図は本発明製法によって
得る半導体装置の拡大断面図、第９図及び第１０図は本
発明製法の他の例の各工程の拡大路線的断面図、第１１
図ないし第１６図は本発明製法の更に他の例の各工程の
路線的拡大断面図である。
（１）、（２）、（３）は第１．第２及び第３の半導体
層、（４１，＋５１はソース及びドレイン領域、（６）
は２次元電子ガス層である。
５
４
−Ｊ−続二？ｉｌ’ｉ Ｊヒヤ”ｚ′
１．事件の表示
昭和５９年 特 許 願 第１２０２４８号２・−″（
２）８ ｆ（ｐ 、、、カイ。□、ゆ３、補正をする者
事件との関係 特許出願人
住 所 東京部品用区北品用６丁目７番３５Ｊ＋名称（
２１８）ソニー株式会社
代表取締役 人 Ｓ′ 典 雄
４、代理人
６、補正により増加する発明の数
（１）明細書中、第１頁、２０行「ヘテロ接合で」を「
ヘテロ接合では」と訂正する。
（２）同、第１１頁、１９行１ΔＥａ１主ΔＥＣ３Ｊを
１−ΔＥｃ＋牟ΔＥ Ｃ２Ｊと訂正する。
（３）同、同頁、２０行１ΔＥ ｃ＋、 ＜ΔＥｃａＪ
を［ΔＥ Ｃ１〈ΔＥＣ２Ｊと訂正する。
（４）同、第２３頁１５行１することもできる。」の次
に改行して下記を加入する。
「また、」二連した各側において、第２の半導体Ｎ（２
）の第２のへテロ接合ＪＨＱ側に厚さが薄いアンドープ
層を設けて、第１図で説明したと同様に第２の半導体層
（２）のイオン化したドナー若しくはアクセプターをチ
ャンネル（６）より分離するようにすることもできる。
」
以上Figure 1 is an energy band model diagram for explaining a conventional FET, Figure 2 is a basic configuration diagram of an example of a semiconductor device obtained by the manufacturing method of the present invention, and Figures 3 to 6 are each example of the manufacturing method of the present invention. 7 is an impurity concentration distribution diagram for explaining the process, FIG. 8 is an enlarged sectional view of a semiconductor device obtained by the manufacturing method of the present invention, and FIGS. 9 and 10 are diagrams of the semiconductor device obtained by the manufacturing method of the present invention Enlarged sectional view of each process in the example, No. 11
16 through 16 are enlarged cross-sectional views showing each step of still another example of the manufacturing method of the present invention. (1), (2), and (3) are the first. second and third semiconductor layers, (41, +51 are source and drain regions, (6)
is a two-dimensional electron gas layer. 5 4 -J-Continuation 2? 1. Indication of the incident 1982 Patent Application No. 120248 2.-'' (
2) 8 f(p,,,kai.□,yu3,Relationship with the case of the person making the amendment Patent applicant address 6-7-35J, Kitashinyo, Tokyo Parts Ward + Name (
218) Sony Corporation Representative Director Noriyoshi S' 4, Agent 6, Number of inventions increased by amendment (1) In the specification, page 1, line 20, ``by heterojunction'' was changed to ``by heterojunction''.
"Heterozygous," he corrected. (2) Same, page 11, line 19, 1ΔEa1 main ΔEC3J is corrected to 1−ΔEc+剟ΔE C2J. (3) Same page, line 20 1ΔE c+, <ΔEcaJ
Correct it as [ΔE C1<ΔEC2J. (4) Same as page 23, line 15. ”, then add the following on a new line. “Also,” on each side of the series, a second semiconductor N (2
) is provided with a thin undoped layer on the JHQ side of the second heterojunction, and the ionized donors or acceptors of the second semiconductor layer (2) are transferred from the channel (6) in the same manner as explained in FIG. It is also possible to separate them. "that's all
Claims (1)
３の半導体層を、夫々不純物をドープしないエピタキシ
ャル成長法によって形成してダブルへテロ接合構造を形
成する工程と、その後不純物のイオン注入によって選択
的に導電型を付与する工程とを経ることを特徴とする半
導体装置の製法。A step of forming at least a second and a third semiconductor layer on the first semiconductor layer with a low impurity concentration by an epitaxial growth method that does not dope each impurity to form a double heterojunction structure, and then ion-implanting impurities. 1. A method for manufacturing a semiconductor device, comprising the step of selectively imparting a conductivity type.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59120248A JPS60263476A (en) | 1984-06-12 | 1984-06-12 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59120248A JPS60263476A (en) | 1984-06-12 | 1984-06-12 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60263476A true JPS60263476A (en) | 1985-12-26 |
Family
ID=14781499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59120248A Pending JPS60263476A (en) | 1984-06-12 | 1984-06-12 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263476A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010822A1 (en) * | 2001-07-19 | 2003-02-06 | Advantest Corporation | Semiconductor element and production method for semiconductor element |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119671A (en) * | 1982-01-09 | 1983-07-16 | Agency Of Ind Science & Technol | Field effect transistor and integrated circuit wherein it is used |
| JPS58147172A (en) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1984
- 1984-06-12 JP JP59120248A patent/JPS60263476A/en active Pending
Patent Citations (2)
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|---|---|---|---|---|
| JPS58119671A (en) * | 1982-01-09 | 1983-07-16 | Agency Of Ind Science & Technol | Field effect transistor and integrated circuit wherein it is used |
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