JPS60254345A - Address conversion system - Google Patents
Address conversion systemInfo
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- JPS60254345A JPS60254345A JP59111559A JP11155984A JPS60254345A JP S60254345 A JPS60254345 A JP S60254345A JP 59111559 A JP59111559 A JP 59111559A JP 11155984 A JP11155984 A JP 11155984A JP S60254345 A JPS60254345 A JP S60254345A
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、仮想アドレスをセグメント・テーブル及ヒペ
ージ・テーブルを用いて実アドレスに変換する過程で得
られる情報をセグメン)、T L B及びページTLB
に記憶し、これらセグメントTLB及びページTLBを
用いて仮想アドレスを実アドレスに変換できるようにし
たアドレス変換方式%式%
〔従来技術と問題点〕
仮想アドレスから実アドレスへの変換は、以下の2つの
方法がある。仮想アドレスから実アドレスへの変換を以
後DAT (ダイナミック・アドレス・トランスレーシ
ョン)という。[Detailed Description of the Invention] [Field of Industrial Application] The present invention provides information obtained in the process of converting a virtual address to a real address using a segment table and a hipage table. T.L.B.
[Prior art and problems] Conversion from a virtual address to a real address is performed using the following two methods. There are two ways. The translation from a virtual address to a real address is hereinafter referred to as DAT (dynamic address translation).
■ 制御プログラムが主記憶に作成したセグメント・テ
ーブル及びページ・テーブルを参照することによるアド
レス変換。以後、これをTABLE DATと称する。■ Address conversion by referring to the segment table and page table created by the control program in main memory. Hereinafter, this will be referred to as TABLE DAT.
■ TLB (Translation Lookas
ide Buffer)を参照することによるアドレス
変換。以後、これをTLB DATと称する。■ TLB (Translation Lookas)
ide Buffer). Hereinafter, this will be referred to as TLB DAT.
T’ABLE DATは上述のように主記憶上のテーブ
ルを2回アクセスすることが必要である。また、主記憶
は大容量の記憶装置であり、高速の記憶素子で必要容量
確保することはコスト及びスペースの面から困難であり
、一般的ではない。したがって、比較゛的低速であって
も記憶容量の大きな安価を記憶素子を使用する。一方、
TLB DATは、TABLE DATによって請求め
られた実アドレスを保持している高速な比較的小容量で
高価゛を記憶回路等から構成されている。これを用い、
ることにより、以後のアドレス変換の時間を短縮するこ
とが出来る。しかし、TLBによるDATを行う処理装
置においてもTLBに登録されていない仮想アドレスの
DATやTLBの故障による切り離し時のDAT等にお
いては、やはりTABLE DATを行う必要があり、
DATに要する時間が大きいものとなる。T'ABLE DAT requires accessing the table in main memory twice as described above. Furthermore, the main memory is a large-capacity storage device, and it is difficult to secure the necessary capacity with a high-speed storage element in terms of cost and space, so it is not common. Therefore, an inexpensive memory element with a large storage capacity is used even if the speed is relatively low. on the other hand,
The TLB DAT is composed of a high speed, relatively small capacity, and expensive memory circuit that holds the real address requested by the TABLE DAT. Using this,
By doing so, the time for subsequent address translation can be shortened. However, even in a processing device that performs DAT using TLB, it is still necessary to perform TABLE DAT for DAT of a virtual address that is not registered in TLB, DAT when disconnected due to TLB failure, etc.
The time required for DAT becomes large.
〔発明の目的〕
本発明は、上記の考察に基づくものであって、TLBが
故障して切り離されてしまった場合のTABLE DA
Tに要する時間を短縮できると共に、TLB DAT時
に未登録の仮想アドレスに対するTABLE DATの
時間を短縮できるようになったアドレス変換方式を提供
することを目的としている。[Object of the Invention] The present invention is based on the above consideration, and is based on the above consideration, and is based on the TABLE DA when the TLB fails and is disconnected.
The present invention aims to provide an address translation method that can shorten the time required for T and also shorten the time required for TABLE DAT for unregistered virtual addresses during TLB DAT.
そしてそのため、本発明のアドレス変換方式は、セグメ
ント・テーブル・オリジン・アドレスを保持する第1制
御レジスタと、仮想アドレスを保持する仮想アドレス・
レジスタと、前記第1制御レジスタのセグメント・テー
ブル・オリジン・アドレスと前記仮想アドレス・レジス
タのセグメント・インデックスとを加算してセグメント
・テーブル・エントリ・アドレスを生成する第1の加算
器と、セグメント・テーブル・オリジン・アドレスとセ
グメント・テーブル・エントリ・アドレスとページ・テ
ーブル・エントリ先頭アドレスが記入される行を複数個
有すると共にアドレス変換を行うとき前記第1制御レジ
スタのセグメント・テーブル・オリジン・アドレスで特
定される行のデータが読み出される第1の記憶機構と、
前記第1の記憶機構から読み出されたセグメント・テー
ブル・オリジン・アドレスと前記第1制御レジスタのセ
グメント・テーブル・オリジン・アドレスとを比較する
第1の比較器と、前記第1の記憶機構から読み出された
セグメント・テーブル・エントリ・アドレスと前記第1
の加算器の生成したセグメント・テーブル・エントリ・
アドレスとを比較する第2の比較器と、アドレス変換を
行うとき前記第1の加算器の生成したセグメント・テー
ブル・エントリ・アドレスを基にしてリード・アクセス
されるセグメント・テーブルと、前記第1の比較器及び
第2の比較器が一致を示している場合には前記第1の記
憶機構から読み出されたページ・テーブル・エントリ先
頭アドレスを出力しそうでない場合には前記セグメント
・テーブルから読み出されたページ・テーブル・エント
リ先頭アドレスを出力する第1・のマルチプレクサと、
前記第1のマルチプレクサの出力するページ・テーブル
・エントリ先頭アドレスと前記仮想アドレス・レジスタ
のページ・インデックスとを加算してページ・テーブル
・エントリ・アドレスを生成する第2の加算器と、ペー
ジ・テーブル・エントリ先頭アドレスとページ・テーブ
ル・エントリ・アドレスと実ページ・アドレスとが記入
される行を複数個有すると共にアドレス変換を行うとき
前記第1のマルチプレフレフサの出力するページ・テー
ブル・エントリ先頭アドレスで特定される行のデータが
読み出された第2の記憶機構と、前記第1のマルチプレ
クサの出力するページ・テーブル・エントリ先頭アドレ
スと前記第2の記憶機構から読み出されたページ・テー
ブル・エントリ先頭アドレスとを比較する第3の比較器
と、前記第2の加算器の出力するページ・テーブル・エ
ントリ・アドレスと前記第2の記憶機構から読み出され
たページ・テーブル・エントリ・アドレスとを比較する
第4の比較器と、アドレス変換を行うときに前記第2の
加算器の生成したページ・テーブル・エントリ・アドレ
スを基にしてリード・アクセスされるページ・テーブル
と、前記第3の比較器及び第4の比較器が一致を示して
いる場合には前記第2の記憶機構から読み出された実ペ
ージ・アドレスを出力しそうでない場合には前記ページ
・テーブルから読み出された実ページ・アドレスを出力
する第2のマルチプレクサとを具備すると共に、前記第
1の比較器又は第2の比較器が一致を示していない場合
には、前記セグメント・テーブルから読み出されたペー
ジ・テーブル・エントリ先頭アドレス、こ遍に対応する
セグメント・テーブル・オ −リジン・アドレス及びこ
れに対応するセグメント・テーブル・エントリ・アドレ
スを前記第1の記憶機構に書き込み、前記第3の比較器
又は第4の比較器が一致を示していない場合には、前記
ページ・テーブルから読み出された実ページ・アドレス
、これに対応するページ・テーブル・エントリ先頭アド
レス及びこれに対応するページ・テーブル・エントリ・
アドレスを前記第2の記憶機構に書き込むよう構成され
ていることを特徴とするものである。Therefore, the address translation method of the present invention requires a first control register that holds a segment table origin address, and a virtual address register that holds a virtual address.
a first adder for adding a segment table origin address in the first control register and a segment index in the virtual address register to generate a segment table entry address; It has multiple rows in which the table origin address, segment table entry address, and page table entry start address are written, and when performing address conversion, the segment table origin address of the first control register is used. a first storage mechanism from which data of the specified row is read;
a first comparator for comparing a segment table origin address read from the first storage with a segment table origin address of the first control register; The read segment table entry address and the first
The segment table entry generated by the adder of
a second comparator that compares the segment table entry address with the first adder; a segment table read accessed based on the segment table entry address generated by the first adder when performing address conversion; If the comparator and the second comparator indicate a match, output the page table entry start address read from the first storage mechanism; otherwise, read from the segment table. a first multiplexer that outputs the first address of the page table entry;
a second adder that generates a page table entry address by adding the page table entry start address output from the first multiplexer and the page index of the virtual address register; and a page table;・It has a plurality of rows in which an entry start address, a page table entry address, and a real page address are written, and the page table entry start address output by the first multi-preflexor when performing address conversion. a second storage mechanism from which the data of the row specified by has been read, the page table entry start address output from the first multiplexer, and the page table entry read from the second storage mechanism; a third comparator that compares the entry start address with the page table entry address output from the second adder and the page table entry address read from the second storage mechanism; a fourth comparator that compares the page table entry address generated by the second adder when performing address conversion; If the comparator and the fourth comparator indicate a match, output the real page address read from said second storage mechanism, otherwise output the real page address read from said page table. - a second multiplexer that outputs an address, and if the first comparator or the second comparator does not indicate a match, the page table read from the segment table; The entry start address, the corresponding segment table origin address, and the corresponding segment table entry address are written in the first storage mechanism, and the third comparator or fourth comparator If the comparator does not indicate a match, the real page address read from the page table, the corresponding page table entry start address, and the corresponding page table entry
The device is characterized in that it is configured to write an address into the second storage mechanism.
以下、本発明の実施例を図面を参照しつつ説明する。 Embodiments of the present invention will be described below with reference to the drawings.
−・ 図は本発明の1実施例のブロック図である。図に
おいて、1は第1制御レジスタ、2は仮想アドレス・レ
ジスタ、3−1 と3−2は加算器、4はセグメントT
LB、5−1 と5−2は比較器、6ばマルチプレクサ
、7はセグメント・テーブル、8はページTLB、9−
1 と9−2は比較器、10はマルチプレクサ、11は
ページ・テーブル、12はTLB、13はマルチプレク
サ、14−1と14−2は比較器、15はマルチプレク
サ、16は実アドレス・レジスタ、17ば主記憶をそれ
ぞれ示している。また、5TOAはセグメント・テーブ
ル・オリジン・アドレス、SXはセグメント・インデッ
クス、Pxはページ・インデックス、BXはページ内変
位、5TEAはセグメント・テーブル・エントリ・アド
レス、PTEIIΔはページ・テーブル・エントリ先頭
アドレス、PTEAはページ・テーブル・エントリ・ア
ドレス、REALは実アドレス(ページの)、LAは仮
想アドレスをそれぞれ示している。- The figure is a block diagram of one embodiment of the present invention. In the figure, 1 is the first control register, 2 is the virtual address register, 3-1 and 3-2 are adders, and 4 is the segment T.
LB, 5-1 and 5-2 are comparators, 6 is a multiplexer, 7 is a segment table, 8 is a page TLB, 9-
1 and 9-2 are comparators, 10 is a multiplexer, 11 is a page table, 12 is a TLB, 13 is a multiplexer, 14-1 and 14-2 are comparators, 15 is a multiplexer, 16 is a real address register, 17 Each shows the main memory. In addition, 5TOA is the segment table origin address, SX is the segment index, Px is the page index, BX is the displacement within the page, 5TEA is the segment table entry address, PTEIIΔ is the page table entry start address, PTEA indicates a page table entry address, REAL indicates a real address (of a page), and LA indicates a virtual address.
第1制御レジスタは5TOAデータを保持している。仮
想アドレス・レジスタ2は仮想アドレスLAを保持して
おり、仮想アドレスはアドレスSx、pxおよびBXか
ら構成されている。加算器3−1は5TOAとSXとを
加算し、S T E Aを作成するものである。セグメ
ントT L Bは、5TOAの下位アドレス、5TEA
およびP T E HAが記入される行を複数個有して
おり、第1制御レジスタ1の5TOAの上位アドレスに
よって指定される行が読み出される。比較器5−1は、
第1制御レジスタ1から読み出された5TOAの下位ア
ドレスと、セグメントTLB4から読み出された5TO
Aの下位アドレスとを比較するものである。The first control register holds 5TOA data. Virtual address register 2 holds a virtual address LA, which is made up of addresses Sx, px and BX. The adder 3-1 adds 5TOA and SX to create STEA. Segment TLB is the lower address of 5TOA, 5TEA
and P T E HA are written, and the row specified by the upper address of 5TOA of the first control register 1 is read out. The comparator 5-1 is
Lower address of 5TOA read from first control register 1 and 5TOA read from segment TLB4
This is to compare the lower address of A.
比較回路5−2は、加算器3−1によって生成された5
TEAと、セグメントTLB4から読み出された5TE
Aとを比較するものである。マルチプレクサ6は、比較
器5−1及び5−2が共に一致を示している場1合には
セグメン) T L B 4から読み出されたPTEH
Aを出力し、そうでない場合にはセグメント・テーブル
7から読み出されたP T E HAを出力する。セグ
メント・テーブル7は主記憶17内に存在するものであ
って、これは5TEAをアドレスとしてリードされる。Comparison circuit 5-2 compares 5 generated by adder 3-1.
TEA and 5TE read from segment TLB4
This is for comparison with A. If the comparators 5-1 and 5-2 both indicate a match, the multiplexer 6 selects the PTEH read from TLB4.
If not, output P T E HA read from the segment table 7. Segment table 7 exists in main memory 17, and is read using address 5TEA.
比較器5−1及び5−2が両者とも一致を示している場
合以外の場合には、その時点における第1制御レジスタ
の5TOAの下位アドレス、加算器3−1の出力及びセ
グメント・テーブル7から読み出されたPTEHAがセ
グメントTLB4に書き込まれる。In cases other than when both comparators 5-1 and 5-2 indicate a match, the lower address of 5TOA of the first control register at that time, the output of adder 3-1, and from the segment table 7 The read PTEHA is written to segment TLB4.
加算器3−2は、マルチプレクサ6から出力されたPT
EHAと、仮想アドレスのアドレスPXとを加算し、P
TEAを生成するものである。ページTLB8は、PT
EHAの下位アドレス、PTEA及びREALが記入さ
れる行を複数個有しており、マルチプレクサ6から出力
されたPTEHAの上位アドレスによって指定された行
のデータが読み出される。比較器9−1は、マルチプレ
クサ6から出力されたP T、E HAの下位アドレス
と、ページTLB8から読み出されたPTEHAの下位
アドレスとを比較するものである。比較器9−2は、加
算器3−2の生成したP”rEAと、ページTLB8か
ら読み出されたPTEAとを比較するものである。マル
チプレクサ10は、比較器9−1及び9−2が両者とも
一致を示している場合にはページTLB8から読み出さ
れたREALを出力し、そうでない場合にはページ・テ
ーブル11から読み出されたREALを出力する。ペー
ジ・テーブル11は主記憶17内に存在するものであり
、これはPTEAをアドレスとしてリードされる。比較
器9−1及び9−2が両者とも一致を示している場合以
外の場合には、その時点におけるマルチプレクサ6の出
力するPTEHAの下位アドレス、加算器3−2の出力
及びページ・テーブル11から読み出されたREALが
ページTLB 8に書き込まれる。The adder 3-2 receives the PT output from the multiplexer 6.
Add EHA and the virtual address PX, and get P
It produces TEA. Page TLB8 is PT
It has a plurality of rows in which the lower address of EHA, PTEA, and REAL are written, and the data of the row designated by the upper address of PTEHA output from multiplexer 6 is read out. The comparator 9-1 compares the lower address of PT and EHA output from the multiplexer 6 with the lower address of PTEHA read from the page TLB8. Comparator 9-2 compares P''rEA generated by adder 3-2 and PTEA read from page TLB8. If both indicate a match, the REAL read from the page TLB8 is output, and if not, the REAL read from the page table 11 is output.The page table 11 is stored in the main memory 17. This is read using PTEA as an address.In cases other than when comparators 9-1 and 9-2 both indicate a match, PTEHA output from multiplexer 6 at that time , the output of adder 3-2, and REAL read from page table 11 are written to page TLB 8.
TLB12は、5TOA、、LAの下位アドレス及びR
EALが記入される行を複数個有しており、LAの上位
アドレスに基づいてリード・アクセスされる。比較器1
4−1は、第1制御レジスタ1の5TOAと、TLB1
2から読み出された5TOAとを比較するものである。TLB12 contains the lower address of 5TOA, LA and R
It has a plurality of rows in which EAL is written, and is accessed for reading based on the upper address of LA. Comparator 1
4-1 is 5TOA of the first control register 1 and TLB1
This is for comparison with 5TOA read from 2.
比較器14−2は、変換対象となるLAの下位ビットと
、TLB12から読み出されたLAの下位アドレスとを
比較するものである。マルチプレクサ15は、制御プロ
グラムによりT L B切り離しが指示された場合には
TI−BOFFの信号を出力し、そうでない場合には比
較器14−1と14−2との論理積を出力する。マルチ
プレクサ13は、制御信号が論理「1」のときにはTL
B12から読み出されたREALを出力し、そうでない
場合にはマルチプレクサ10から出力されたREALを
出力する。マルチプレクサ13から出力された RE
A Lは、仮想アドレス・レジスタ2のBXと共に実ア
ドレス・レジスタ16にセットされる。The comparator 14-2 compares the lower bits of the LA to be converted and the lower address of the LA read from the TLB 12. The multiplexer 15 outputs a TI-BOFF signal when TLB separation is instructed by the control program, and otherwise outputs the logical product of the comparators 14-1 and 14-2. The multiplexer 13 outputs TL when the control signal is logic "1".
The REAL read from B12 is output, and if not, the REAL output from the multiplexer 10 is output. RE output from multiplexer 13
AL is set in real address register 16 along with BX in virtual address register 2.
主記憶17のデータは、実アドレス・レジスタ16の内
容をアドレスとしてアクセスされる。Data in main memory 17 is accessed using the contents of real address register 16 as an address.
仮想アドレスを実アドレスに変換する場合は、TLB
DATとTABLE ’DATとが同時に開始される。When converting a virtual address to a real address, use the TLB
DAT and TABLE 'DAT are started at the same time.
TABLE DATにおいて、セグメントT L B
4の検索とセグメント・テーブル7へのアクセスが同時
に開始される。セグメントTL B 4に所望のPTE
HAがある場合にはマルチプレクサ6によりこのPTE
HAが出力され、セグメン) T L B 4に所望の
PTEHAが存在しない場合にはセグメント・テーブル
7から読み出されたP T E HAがマルチプレクサ
6から出力される。次に、ページTLB8の検索及びペ
ージ・テーブル11へのアクセスが同時に開始される。In TABLE DAT, segment T L B
4 and access to segment table 7 are started at the same time. Desired PTE for segment TL B 4
If HA is present, multiplexer 6
If the desired PTEHA is not present in the segment TLB4, the PTEHA read from the segment table 7 is outputted from the multiplexer 6. Next, a search for the page TLB 8 and an access to the page table 11 are simultaneously started.
ページT L B 8に所望のRE A Lが存在する
場合にはごのREALがマルチプレクサ10から出力さ
れ、ページTLB8に所望のRE A Lが存在しない
場合にはページ・テーブル11から読み出されたREA
Lがマルチプレクサ10から出力される。TLB12に
所望のRE A Lが存在する場合にはこのRE’A
Lがマルチプレクサ13から出力され、TLB12に所
望のREALが存在しないか、或いはTLBOFFの場
合には、マルチプレクサ10から出力されるREALが
マルチプレクサ13から出力される。If the desired RE A L exists in the page TLB 8, the corresponding REAL is output from the multiplexer 10, and if the desired RE A L does not exist in the page TLB 8, the REA read from the page table 11 is output.
L is output from multiplexer 10. If the desired RE A L exists in TLB12, this RE'A
If the desired REAL does not exist in the TLB 12 or the TLB is OFF, the REAL output from the multiplexer 10 is output from the multiplexer 13.
以上の説明から明らかなように、本発明によれば、TL
Bに所望のアドレスが存在しない場合又はTLBが切り
離さている場合において主記憶参照の頻度を低減するこ
とが可能となる。As is clear from the above description, according to the present invention, TL
When the desired address does not exist in B or when the TLB is separated, it is possible to reduce the frequency of main memory references.
図は本発明の1実施例のブロック図である。
1−第1制御レジスタ、2−仮想アドレス・レジスタ、
3−1と3−2−加算器、4−セグメントTLB、5−
1 と5−2−比較器、6−マルチプレクサ、7−セグ
メント・テーブル、8−ページTLB、9−1と9−2
−比較器、10−マルチプレクサ、11−ページ・テー
ブル、12−T L B 、 13−マルチプレクサ、
14−1と14−2−比較器、15−マルチプレクサ、
16−実アドレス・レジスタ、17−主記憶。
特許出願人 富士通株式会社
代理人弁理士 京 谷 四 部
手続補正書(方式)
昭和59年10月1日
2、発明の名称 アドルス変換方式
3、補正をする者
事件との関係 特許出願人
住 所 神奈川県用崎市中原区上小田中1015番地氏
名 (522)富士通株式会社
代表者山本卓眞
4、代理人
凱補正命令の日付 昭和59年 9月 5日補正の内容
1、明細書第4頁第18行目(下から第2行目)の「3
6発明の技術分野」を「3、発明の詳細な説明」と補正
する。
以 上The figure is a block diagram of one embodiment of the present invention. 1-first control register; 2-virtual address register;
3-1 and 3-2-adder, 4-segment TLB, 5-
1 and 5-2 - comparator, 6 - multiplexer, 7 - segment table, 8 - page TLB, 9-1 and 9-2
- comparator, 10- multiplexer, 11- page table, 12- TLB, 13- multiplexer,
14-1 and 14-2 - comparators, 15 - multiplexer;
16-real address register, 17-main memory. Patent Applicant: Fujitsu Ltd. Representative Patent Attorney Kyotani 4th Part Procedural Amendment (Method) October 1, 1980 2, Title of Invention Adolus Conversion Method 3, Relationship with the Amendment Person Case Patent Applicant Address 1015 Kamiodanaka, Nakahara-ku, Yozaki City, Kanagawa Prefecture Name (522) Fujitsu Limited Representative Takuma Yamamoto 4, Agent Gai Date of amendment order September 5, 1980 Contents of amendment 1, Specification page 4 “3” on the 18th line (second line from the bottom)
6. Technical field of the invention" is amended to read "3. Detailed description of the invention."that's all
Claims (1)
第1制御レジスタと、仮想アドレスを保持する仮想アド
レス・レジスタと、前記第1制御レジスクのセグメント
・テーブル・オリジン・アドレスと前記仮想アドレス・
レジスタのセグメント・インデックスとを加算してセグ
メント・テーブル・エントリ・アドレスを生成する第1
の加算器と、セグメント・テーブル・オリジン・アドレ
スとセグメント・テーブル・エントリ・アドレスとペー
ジ・テーブル・エントリ先頭アドレスが記入される行を
複数個有すると共にアドレス変換を行うとき前記第1制
御レジスタのセグメント・テーブル・オリジン・アドレ
スで特定される行のデータが読み出される第1の記憶機
構と、前記第1の記憶機構から読み圧されたセグメント
・テーブル・オリジン・アドレスと前記第1制御レジス
タのセグメント・テーブル・オリジン・アドレスとを比
較する第1の比較器と、前記第1の記憶機構から読み出
されたセグメント・テーブル・エントリ・アドレスと前
記第1の加算器の生成したセグメント・テーフ′ル・エ
ントリ・アドレスとを比較する第2の比較器と、アドレ
ス変換を行うとき前記第1の加算器の生成したセグメン
ト・テーブル・エントリ・アドレスを基にしてリード・
アクセスされるセグメン1〜・テーブルと、前記第1の
比較器及び第2の比較器が一致を示している場合には前
記第1の記憶機構から読み出されたページ・テーブル・
エントリ先頭アドレスを出力しそうでない場合には前記
セグメント・テーブルから読み出されたページ・テーブ
ル・エン1〜す先頭アドレスを出力する第1のマルチプ
レクサと、前記第1のマルチプレクサの出力するページ
・テーブル・エントリ先頭アドレスと前記仮想アドレス
・レジスタのページ・インデックスとを加算してページ
・テーブル・エントリ・アドレスを生成する第2の加算
器と、ページ・テーブル・エントリ先頭アドレスとペー
ジ・テーブル・エントリ・アドレスと実ページ・アドレ
スとが記入される行を複数個有すると共にアドレス変換
を行うとき前記第1のマルチプレフレフサの出力するペ
ージ・テーブル・エントリ先頭アドレスで特定される行
のデータが読み出された第2の記憶機構と、前記第1の
マルチプレクサの出力するページ・テーブル・エントリ
先頭アドレスと前記第2の記憶機構から読み出されたペ
ージ・テーブル・エントリ先頭アドレスとを比較する第
3の比較器と、前記第2の加算器の出力するページ・テ
ーブル・エントリ・アドレスと前記第2の記憶機構−/
11ら読み出されたページ・テーブル・エントリ・アド
レスとを比較する第4の比較器と、アドレス変換を行う
ときに前記第2の加算器の生成し・たページ・テーブル
・エントリ・アドレスを基にしてリード・アクセスされ
るページ・テーブルと、前記第3の比較器及び第4の比
較器が一致を示している場合には前記第2の記憶機構か
ら読み出された実ページ・アドレスを出力しそうでない
場合には前記ページ・テーブルから読み出された実ペー
ジ・アドレスを出力する第2のマルチプレクサとを具備
すると共に、前記第1の比較器又は第2の比較器が一致
を示していない場合には、前記セグメント・テーブルか
ら読み出されたページ・テーブル・エントリ先頭アドレ
ス、これに対応するセグメント・テーブル・オリジン・
アドレス及びこれに対応するセグメント・テーブル・エ
ントリ・アドレスを前記第1の記憶機構に書き込み、前
記第3の比較器又は第4の比較器が一致を示していない
場合には、前記ページ・テーブルから読み出された実ペ
ージ・アドレス、これに対応するページ・テーブル・エ
ントリ先頭アドレス及びこれに対応するページ・テーブ
ル・エントリ・アドレスを前記第2の記憶機構に書き込
むよう構成されていることを特徴とするアドレス変換方
式。a first control register that holds a segment table origin address; a virtual address register that holds a virtual address; a segment table origin address of the first control register and the virtual address register;
The first one that generates the segment table entry address by adding the segment index of the register.
an adder, a plurality of rows in which a segment table origin address, a segment table entry address, and a page table entry start address are written, and when performing address conversion, the segment of the first control register. - A first storage mechanism from which the data of the row specified by the table origin address is read, and a segment table origin address read from the first storage mechanism and the segment of the first control register. a first comparator for comparing a table origin address with a segment table entry address read from the first storage; a second comparator that compares the segment table entry address with the segment table entry address; and a second comparator that compares the segment table entry address with the segment table entry address generated by the first adder when performing address conversion.
If the first comparator and the second comparator indicate a match, the page table read from the first storage mechanism is accessed from the segment 1 table to be accessed.
a first multiplexer that outputs the start address of page tables EN 1 to 1 read from the segment table when the entry start address is not likely to be output; a second adder that generates a page table entry address by adding the entry start address and the page index of the virtual address register; and a second adder that adds the entry start address and the page index of the virtual address register to generate a page table entry address; It has a plurality of rows in which "" and a real page address are written, and when performing address conversion, the data in the row specified by the page table entry start address output from the first multi-preflexa is read out. a second storage mechanism; and a third comparator that compares the page table entry start address output from the first multiplexer with the page table entry start address read from the second storage mechanism. , a page table entry address output from the second adder, and the second storage mechanism -/
a fourth comparator that compares the page table entry address read from the second adder with the page table entry address read from the second adder when performing address conversion; If the third comparator and the fourth comparator indicate a match with the page table that is read and accessed, output the real page address read from the second storage mechanism. a second multiplexer that outputs the real page address read from the page table if the first comparator or the second comparator does not indicate a match; contains the page table entry start address read from the segment table and the corresponding segment table origin address.
writing an address and a corresponding segment table entry address into said first storage mechanism, and if said third or fourth comparator does not indicate a match, writing an address from said page table; It is characterized by being configured to write the read real page address, the corresponding page table entry start address, and the corresponding page table entry address to the second storage mechanism. Address translation method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59111559A JPS60254345A (en) | 1984-05-31 | 1984-05-31 | Address conversion system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59111559A JPS60254345A (en) | 1984-05-31 | 1984-05-31 | Address conversion system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60254345A true JPS60254345A (en) | 1985-12-16 |
Family
ID=14564455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59111559A Pending JPS60254345A (en) | 1984-05-31 | 1984-05-31 | Address conversion system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60254345A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5497469A (en) * | 1991-09-03 | 1996-03-05 | Fujitsu Limited | Dynamic address translation allowing quick update of the change bit |
JP2022501705A (en) * | 2018-09-25 | 2022-01-06 | エーティーアイ・テクノロジーズ・ユーエルシーAti Technologies Ulc | External memory-based translation lookaside buffer |
-
1984
- 1984-05-31 JP JP59111559A patent/JPS60254345A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5497469A (en) * | 1991-09-03 | 1996-03-05 | Fujitsu Limited | Dynamic address translation allowing quick update of the change bit |
JP2022501705A (en) * | 2018-09-25 | 2022-01-06 | エーティーアイ・テクノロジーズ・ユーエルシーAti Technologies Ulc | External memory-based translation lookaside buffer |
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