JPS60254332A - Data processor - Google Patents
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- JPS60254332A JPS60254332A JP59111513A JP11151384A JPS60254332A JP S60254332 A JPS60254332 A JP S60254332A JP 59111513 A JP59111513 A JP 59111513A JP 11151384 A JP11151384 A JP 11151384A JP S60254332 A JPS60254332 A JP S60254332A
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- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F24—HEATING; RANGES; VENTILATING
- F24F—AIR-CONDITIONING; AIR-HUMIDIFICATION; VENTILATION; USE OF AIR CURRENTS FOR SCREENING
- F24F13/00—Details common to, or for air-conditioning, air-humidification, ventilation or use of air currents for screening
- F24F13/08—Air-flow control members, e.g. louvres, grilles, flaps or guide plates
- F24F13/10—Air-flow control members, e.g. louvres, grilles, flaps or guide plates movable, e.g. dampers
- F24F13/14—Air-flow control members, e.g. louvres, grilles, flaps or guide plates movable, e.g. dampers built up of tilting members, e.g. louvre
- F24F13/15—Air-flow control members, e.g. louvres, grilles, flaps or guide plates movable, e.g. dampers built up of tilting members, e.g. louvre with parallel simultaneously tiltable lamellae
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置忙関し、特に擬似障害による障
害処理確認手段を有するデータ処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data processing apparatus, and more particularly to a data processing apparatus having means for confirming failure processing due to a pseudo failure.
情報処理システムの複雑化高度化に伴ない、システムの
障害に対する処理機能も複雑多岐となり。As information processing systems become more complex and sophisticated, the processing functions for system failures also become more complex and diverse.
この信頼度の高度の維持が重要課題となってきている。Maintaining this high degree of reliability has become an important issue.
このため、擬似障害を発生させてその処理機能が示しく
動作するか否かを調べる方法がとられている。For this reason, a method is used to generate a pseudo failure and check whether the processing function operates as expected.
従来のデータ処理装置においては、上記方法として、擬
似障害を実際の回路(処理部を構成する、 機能ブロッ
ク)に与えるか、又は擬似障害信号を障害検出回路に直
接与えるかして、障害検出回路で検出して後、この回路
を介して障害が発生したことを報知する信号を障害処理
機能1回路に与え。In conventional data processing equipment, the method described above is to apply a pseudo fault to the actual circuit (functional block that constitutes the processing unit) or to directly apply a pseudo fault signal to the fault detection circuit. After detecting the fault, a signal notifying that a fault has occurred is given to the fault processing function circuit 1 through this circuit.
′ 関、連各回路を起動せしめている。′ It activates the related circuits.
そのため、従来のデータ処理装置では、各回路(各機能
ブロック)毎に擬似障害を付与するための付加回路(例
えば、論理和回路等)を必要とし。Therefore, conventional data processing devices require an additional circuit (for example, an OR circuit) to provide a pseudo fault to each circuit (each functional block).
障害処理確認のためのハードウェアの増加を来たすとい
う欠点があった。This method has the drawback of increasing the amount of hardware needed to confirm failure handling.
本発明によるデータ処理装置は、処理部と主記憶とを有
すると共に、前記処理部を構成する機能ブロック毎に設
けられ該機能ブロックの障害を検出して記憶し起動信号
を発生する障害検出記憶手段と、前記起動信号の供給に
応答して少なくとも前記障害検出記憶手段を含む前記処
理部の状態情報を読み出し前記主記憶に書き込む書込み
手段と。The data processing device according to the present invention has a processing section and a main memory, and a fault detection storage means is provided for each functional block constituting the processing section and detects and stores a fault in the functional block and generates a start signal. and writing means for reading out state information of the processing section including at least the fault detection storage means and writing it into the main memory in response to the supply of the activation signal.
前記書込みの終了後に前記主記憶に書き込まれた前記状
態情報内の前記障害検出記憶手段に該当する状態情報を
選択的に取出して編集し該編集結果を障害検出情報記憶
手段に記憶する編集手段と。Editing means for selectively extracting and editing the state information corresponding to the fault detection storage means in the state information written in the main memory after the completion of the writing, and storing the editing result in the fault detection information storage means; .
該編集手段による記憶の終了後に前記処理部の初期設定
を行ない該障害検出情報記憶手段の内容を解析して所定
の障害処理を行なう障害処理手段とを具備するデータ処
理装置において、前記障害検出情報記憶手段に予め指定
された束似障害情報を格納する手段と、指定された時刻
に前記起動信号を発生して前記書込み手段を起動する信
号発生起動手段と、前記信号発生起動手段からの前記起
動信号に応答して作動した前記書込み手段の書込みの終
了時に、前記編集手段を抑止して前記障害処理手段を起
動する起動手段とを含み、従来のデータ処理装置と比べ
て格段に障害処理確認のためのハードウェアを減少せし
めたことを特徴とする。and a fault processing means for initializing the processing unit after completion of storage by the editing means, analyzing the contents of the fault detection information storage means, and performing predetermined fault handling; means for storing bundled failure information specified in advance in a storage means; signal generation and activation means for generating the activation signal at a specified time to activate the writing means; and the activation from the signal generation and activation means. and activation means for inhibiting the editing means and activating the failure handling means when the writing of the writing means activated in response to a signal is completed, and the failure handling confirmation is much easier than in conventional data processing devices. It is characterized by reducing the amount of hardware required.
以下余日
〔実施例〕
次に2本発明の実施例について図面を参照して詳細に説
明する。EMBODIMENTS Next, two embodiments of the present invention will be described in detail with reference to the drawings.
第1図を参照すると9本発明によるデータ処理装置の一
実施例がブロック図によシ示されておシ。Referring to FIG. 1, one embodiment of a data processing apparatus according to the present invention is illustrated in a block diagram.
情報処理の演算を行なう処理部(CPU) 100 、
プログラムやデータを格納する主記憶(MM) 200
。a processing unit (CPU) 100 that performs information processing operations;
Main memory (MM) 200 that stores programs and data
.
主記憶200のアクセスを制御するメモリアクセス制御
部300及び障害処理、保守等を行なうサービスプロセ
ッサ部(SVP) 400とから構成される。It is comprised of a memory access control unit 300 that controls access to the main memory 200 and a service processor unit (SVP) 400 that performs failure handling, maintenance, and the like.
処理部100は、複数のノクッケージ110゜120お
よび130と、これらの・ぐッケージの診断等を行なう
診断制御部140とからなる。・ぐッケージ110には
、所定の機能を果す複数の回路・14−4 、112お
よび113が搭載されておシ。The processing section 100 includes a plurality of cracks 110, 120, and 130, and a diagnostic control section 140 that diagnoses these cracks. - The package 110 is equipped with a plurality of circuits 14-4, 112, and 113 that perform predetermined functions.
各回路の出力には、それぞれエラー検出ラッチ回路(E
DL) 114 、115および116が付加されてい
る。各エラー検出う、子回路は、それぞれ前記各回路の
出力のエラーを監視し、エラー発生時にはそれを検出し
て、自回路内にあるフリソデフロップ回路(F/F)
(図示せず)に記憶すると同時に、オアゲート117を
介して診断制御部140へ論理「1」を送シ、障害発生
を報知する。なお。The output of each circuit is connected to an error detection latch circuit (E
DL) 114, 115 and 116 are added. Each error detection sub circuit monitors the error in the output of each circuit, detects it when an error occurs, and connects it to the Friso deflop circuit (F/F) in its own circuit.
At the same time, a logic "1" is sent to the diagnostic control unit 140 via the OR gate 117 to notify the occurrence of a failure. In addition.
・やッケージ120および130は2図示していないが
、障害検知に関しては・やッケーノ110と゛同様の回
路を搭載している。・Although not shown in FIG. 2, the Yakkake 120 and 130 are equipped with circuits similar to the Yakkake 110 in terms of failure detection.
診断制御部140は、サービスプロセッサ部400と処
理部100との間のインタフェースを司どる回路であシ
、各・ぐッケーノからの障害報知をサービスプロセッサ
部400に報知すると同時に、サービスプロセッサ部4
00からの制御により、処理部100内の各回路の診断
制御を行なうものである。The diagnostic control unit 140 is a circuit that controls the interface between the service processor unit 400 and the processing unit 100, and simultaneously notifies the service processor unit 400 of failure notifications from each guccano.
Diagnosis control of each circuit in the processing section 100 is performed under control from 00.
主記憶2°00内にあるエラーログエリア210は2、
処理部100のある時点での各部の状態情報゛を格納す
るエリアであり、状態情報が格納される主記憶200内
にある障害検出情報格納エリア220には、上記エラー
ログエリア210に格納された状態情報の内、処理部1
00のエラー検出ラッチ回路に該当する状態情報が2選
択的に取出され編集されて格納される。The error log area 210 in main memory 2°00 is 2,
This is an area for storing status information of each part of the processing unit 100 at a certain point in time, and a failure detection information storage area 220 in the main memory 200 where the status information is stored includes information stored in the error log area 210. Among the status information, processing unit 1
The state information corresponding to the error detection latch circuit 00 is selectively extracted, edited, and stored.
サービスゾロセッサ部400内にあるゾロセッサ410
は、プログラムにより制御され、障害処理2診断、保守
等を行なうものであり、メモリ 。Zorocessor 410 in the service Zorocessor section 400
The memory is controlled by a program and performs fault processing, diagnosis, maintenance, etc.
420は、そのだめのプログラムやデータ等を格納する
ものである。420 stores extra programs, data, and the like.
一第2図、第3図及び第4図には9本実施例の流れ図A
;示されておシ、第2図の■は第3図の■に。- Figures 2, 3 and 4 are flowcharts of nine embodiments.
; As shown, ■ in Figure 2 is replaced by ■ in Figure 3.
第3図の■は第4図の■に、それぞれ続く。次に。■ in Figure 3 follows ■ in Figure 4, respectively. next.
第1図〜第″4図を一照して2本実施例の動作を。The operation of the two embodiments will be explained with reference to FIGS. 1 to 4.
先ず実際の障害が発生した場合の処置について。First, let's talk about what to do when an actual failure occurs.
次いで擬似障害による障害処理動作確認試験について説
明する。Next, a failure handling operation confirmation test using a pseudo failure will be explained.
a、実際の障害が発生した場合の処置
処理@ 10.、Q K実装されている・ぐッケージ1
10内にある回路112で例えば障害が発生したとする
と、これはエラー検′出ラッチ回路115によシ検出さ
れ、エラー検出うッチ回路讐15は障害の発生事実をそ
の回路内のフリツプフロツプ回路に障害ア1発生事実を
記憶するとともに、オアゲート117を介して診断制御
部140に論理「1」を送シ障害発生を報知する。診断
制御部140は、この障害報知信号の供給に応答して処
理部100のクロックを停止し、障害時の各部の状態情
報を凍結保持せしめると共にサービスプロセッサ部40
0に割込みを行なう(ステップ51)。a. Treatment process when an actual failure occurs @ 10. , QK implemented・Guckage 1
For example, if a fault occurs in the circuit 112 in the circuit 10, this will be detected by the error detection latch circuit 115, and the error detection latch circuit 15 will detect the occurrence of the fault in the flip-flop circuit in the circuit. It stores the fact that the fault A1 has occurred, and sends a logic "1" to the diagnostic control unit 140 via the OR gate 117 to notify that the fault has occurred. In response to the supply of this failure notification signal, the diagnostic control unit 140 stops the clock of the processing unit 100, freezes and holds the status information of each unit at the time of failure, and also causes the service processor unit 40 to stop the clock of the processing unit 100.
0 (step 51).
以後、サービスプロセッサ部4.00内のノロカッサ4
10の動作によシ障害処理が行なわれる。Hereafter, Noro Kassa 4 in the service processor section 4.00
Failure processing is performed by the operation 10.
すなわち、先ず、前記割込みが後述する擬障設定命令の
実行を要求しているのか否かを判定する(ステップ52
)。今の場合は現実の障害数、ステップ53で現実の障
害発生なることを確認しステップ63に入る。なお、現
実の障害発生でない場合には、他の処理が行なわれるが
2本実施例の主題ではないので説明を省略する。That is, first, it is determined whether or not the interrupt requests execution of a pseudo-failure setting command, which will be described later (step 52).
). In this case, it is confirmed that there is an actual number of failures and that an actual failure has occurred in step 53, and step 63 is entered. Note that if no actual failure has occurred, other processing is performed, but since this is not the subject of this embodiment, a description thereof will be omitted.
次に、プロセッサ410は、前述の凍結された処理部1
00内の状態情報」を収集する。。すなわち。Next, the processor 410 executes the frozen processing unit 1 described above.
"Status information in 00" is collected. . Namely.
プロセッサ410内のノヤッケージアドレスレノス −
タ(図示せず)に最初に状態情報を収集すべきパッケー
ジのアドレス(以下、ノクッケーノアドレスレジスタに
格納されている内容をPKG −ADR8と略称す)を
設定する(ステップ63)。さらに、ゾロセッサ410
内の主記憶アドレスレジスフ(図示せず)K状態情報を
格納すべき主記憶200内のエラーログエリア210の
先頭アドレス(以下。Noyackage address in processor 410 -
The address of the package whose status information is to be collected first (hereinafter, the contents stored in the address register will be abbreviated as PKG-ADR8) is set in the data register (not shown) (step 63). In addition, Zorosessa 410
The main memory address in the register (not shown) is the start address of the error log area 210 in the main memory 200 where state information is to be stored.
主記憶アドレスレジスタに格納されている内容をM M
、−ADR8と略称す)を設定する(ステップ64)
0次いで2診断制御部140に対してPKG −ADR
8を送信しくステップ65)、更K PKG −ADR
8で指定した・やッケージに搭載されているエラー検出
ランチ回路にあるエラー発生を記憶するフリツプフロツ
プ回路(F/F )の状態情報を読み取ることを指示す
る(ステップ66)。この読取りは、公知の方法9例え
ばスキャンパスを利用する方法とがセレクタによる切換
方法等、が利用される。次に、読み取られた状態情報を
受信″したかを呻認しくステップ67)だ後、当該ノッ
ヶーノにψが実装されていたか否かを確認しくステップ
68 ) 、 F/Fが実装されていることが確認され
た場合には読み取られた状態情報をMM −ADR8で
示される主記憶200のエラーログエリア210に格納
する(ステップ69)。次いで2次なる・ぐッケーノの
状態情報を収集すべく主記憶アドレスレジスフおよびパ
ッケージアドレスレジスタの内容で、あるMM−ADR
3およびPKG −ADR3を更新しくステップ70
、72)て、再びステップ65に戻シ2以上述べてきた
動作を繰返し処理部100内“の状態情報を全部収集
゛する。ステップ68でfが実装されていないことを確
認できるときには、、有効な状態情報1dないことにな
るので、エラーログエリア210にこの達し1次の・9
ツケーノの状態情報の収集動作に移行することとなる。The contents stored in the main memory address register M M
, -ADR8) (step 64)
0 then 2 PKG-ADR to the diagnostic control unit 140
Step 65) to send 8 PKG-ADR
It instructs to read the status information of the flip-flop circuit (F/F) that stores the occurrence of an error in the error detection launch circuit installed in the package specified in step 8 (step 66). For this reading, a known method 9 is used, such as a method of using a scan path and a method of switching using a selector. Next, step 67) confirms whether the read status information has been received, and step 68) confirms whether ψ is installed in the corresponding Noggano. If confirmed, the read status information is stored in the error log area 210 of the main memory 200 indicated by MM-ADR8 (step 69). A certain MM-ADR with the contents of the storage address register and the package address register.
3 and PKG-ADR3 step 70
, 72), and return to step 65 again. 2) Repeat the operations described above to collect all state information in the processing unit 100.
Do it. When it is confirmed in step 68 that f is not implemented, it means that there is no valid status information 1d, so the error log area 210 contains the first 9
This will move on to the operation of collecting Tsukeno's status information.
全ての・ぞツケージの状態情報を収集格納したことは、
ステップ71で確認され、ステップ73に到達し、擬障
設定フラグ(後述するように本フラグは障害処理確認試
験時のみ論理「1」としである)が論理「0」であるの
で、ステップ74に達する。Having collected and stored the status information of all the cages,
It is confirmed in step 71, and step 73 is reached, and since the pseudo fault setting flag (as described later, this flag is set to logic "1" only during the fault handling confirmation test) is logic "0", step 74 is reached. reach
ステップ74に於いては、エラーログエリア210内に
散在するエラー検出ラッチに該当する情報を読み出して
編集し、更に次のステップ75に於いて、上記編集した
障害検出情報を主記憶200内の障害検出情報格納エリ
ア220に格納する。次に、ステップ77で診断制御部
140に対し処理部100の初期設定を指示し障害発生
前の状態に復さしめる。その後、前記障害検出情報格納
エリア220内の状態情報を解析し障害処理を行なうこ
ととなる(ステップ78)。この障害処理は公知技術で
あり、又1本実施例の主題でないので説明を省略する。In step 74, the information corresponding to the error detection latches scattered in the error log area 210 is read and edited, and in the next step 75, the edited fault detection information is used to detect the fault in the main memory 200. It is stored in the detection information storage area 220. Next, in step 77, the diagnostic control unit 140 is instructed to initialize the processing unit 100 to restore it to the state before the failure occurred. Thereafter, the status information in the failure detection information storage area 220 is analyzed and failure processing is performed (step 78). This failure handling is a well-known technique and is not the subject of this embodiment, so its explanation will be omitted.
以−ヒで実際の障害が発生した場合の処置についての説
明を終えるが、要は、障害処理に必要な事項は、障害時
における各部の状態情報を如何にして集めるかというこ
とであり、換言すれば、障害処理動作の確認のためには
、如何にして障害時における各部の状態情報を障害検出
情報格納エリア220で作成するかということとなる。This concludes the explanation of what to do when an actual failure occurs, but the point is that what is necessary for failure handling is how to collect status information of each part at the time of failure. Then, in order to confirm the failure handling operation, the question becomes how to create status information of each part at the time of failure in the failure detection information storage area 220.
以下、擬似障害による障害処理動作確認試験について説
明する。The failure handling operation confirmation test using pseudo failures will be explained below.
b、擬似障害による障害処理動作確認試験この場合、処
理部100は任意の処理を行っていて、その途中の指定
時刻に処理部100の指定の個所に障害が発生した場合
の動作を確認する。b. Test for confirming failure handling operation due to pseudo-failure In this case, the processing unit 100 is performing arbitrary processing, and the operation is checked when a failure occurs at a specified location of the processing unit 100 at a specified time in the middle of the process.
先ず9診断制御部140からサービスプロセッサ部40
0に割込みが行なわれる(ステップ51)。First, from the 9 diagnostic control unit 140 to the service processor unit 40
An interrupt is made at 0 (step 51).
以後、プロセッサ410によシ動作が進行する。Thereafter, the processor 410 continues the operation.
すなわち、前記割込みが擬似障害を設定するための命令
(以下、擬障設定命令と略称す)V実行を要求するもの
であることを認識する(ステップ52)。ことで、擬障
設定命令には、少なくとも擬似障害を発生させるべき時
刻の指定(例として。That is, it is recognized that the interrupt requests execution of an instruction (hereinafter abbreviated as pseudo-fault setting instruction) V for setting a pseudo-fault (step 52). Therefore, the pseudo-failure setting command at least specifies the time at which the pseudo-failure should occur (as an example).
現在時刻よシラ0μsec後に発生させるべきときには
、単位を例えば10μsecとすれば「5」(以下、擬
障設定時間情報と称す))と、擬似障害を発生させるべ
き場所の指定(例として、主記憶200の障害検出情報
格納エリア220内に格納すべき擬似障害情報)を含ん
でいる。なお2時刻の指定には、サービスプロセッサ部
400にあるプロセッサ410が時刻を任意に選択して
指定をするよう。If the pseudo fault should be generated 0 μsec after the current time, if the unit is 10 μsec, then specify "5" (hereinafter referred to as pseudo fault setting time information)) and specify the location where the pseudo fault should occur (for example, main memory 200 (pseudo fault information to be stored in the fault detection information storage area 220). 2. To specify the time, the processor 410 in the service processor section 400 arbitrarily selects and specifies the time.
に指定する場合を含む。この場合の指定を例えばrAJ
とする。Including cases where specified. For example, the specification in this case is rAJ
shall be.
次に、擬障設定時間情報が指定する時刻に、処理部10
0の各部の状態情報を収集する動作を起動せしめる動作
に移る。すなわち9診断制御部140から擬似障害情報
を受信しくステップ54)。Next, at the time specified by the simulated failure setting time information, the processing unit 10
The process moves on to the operation of activating the operation of collecting status information of each part of 0. In other words, pseudo failure information is received from the diagnostic control unit 140 (step 54).
その擬似障害情報を主記憶200内の障害検出情報格納
エリア220に格納する(ステップ55)。The pseudo fault information is stored in the fault detection information storage area 220 in the main memory 200 (step 55).
更に2診断制御部140から擬障設定時間情報(今の場
合「5」)を受信しくステップ56)2時間監視動作に
移る。なお、擬障設定時間情報がrAJの場合には、プ
ロセッサ410で選択された数値が時間監視動作に使用
される擬似設定時間情報となる。先ず、擬障設定時間情
報が「0」か否かを判定しくステップ57)、r月でな
い場合には10μSeeの時間経過後(ステップ58)
、擬障設定時間情報から「1」を減じて「4」としくス
テップ59)、ステップ57の動作に移行し以下これを
繰返す。擬障設定時間情報が10」になったときに。Furthermore, upon receiving pseudo-failure setting time information (in this case, "5") from the second diagnosis control unit 140, the process moves to step 56) and a two-hour monitoring operation. Note that when the pseudo failure setting time information is rAJ, the numerical value selected by the processor 410 becomes the pseudo setting time information used for the time monitoring operation. First, it is determined whether or not the simulated failure setting time information is "0" (step 57), and if it is not r months, after a time of 10 μSee has passed (step 58)
, "1" is subtracted from the simulated fault setting time information to obtain "4" (step 59), the process moves to step 57, and this process is repeated thereafter. When the false failure setting time information reaches 10.
診断制御部140に対し処理部100のクロックを停止
して擬障設定時刻における各部の状態情報の凍結を指示
しくステップ60)、凍結させる。Step 60) instructs the diagnostic control unit 140 to stop the clock of the processing unit 100 and freeze the status information of each unit at the pseudo fault setting time.
診断制御部440から凍結完了報告を受け取った(ステ
ップ61)後、メモリ420に設けである擬障設定フラ
グ(図示せず)を「1」とする(ステップ62)。この
フラグは、擬似障害を設定し障害処理試験を行っている
場合のみ「1」としてこれを表示し、その他の場合には
「0」にしておき、障害処理試験中なることを明示区別
できる様にするためのものである。After receiving the freezing completion report from the diagnostic control unit 440 (step 61), a pseudo failure setting flag (not shown) provided in the memory 420 is set to "1" (step 62). This flag is displayed as ``1'' only when a pseudo failure is set and a failure handling test is being performed, and is set to ``0'' in other cases, so that it can be clearly distinguished that a failure handling test is being performed. It is for the purpose of
次いで、凍結されている各部の状態情報を収集する動作
を行なうのであるが、この動作は前記の現実の障害時に
おける動作と同じであり、ステップ63からステップ7
3により行なわれる。Next, an operation is performed to collect status information of each frozen part, but this operation is the same as the operation at the time of the actual failure described above, and steps 63 to 7 are performed.
3.
ステップ62で擬障設定フラグを「1」としているので
、擬障設定フラグを「0」に書替えた。(ステップ76
)後、 CPU初期設定動作(ステップ77)に移る。Since the pseudo fault setting flag was set to "1" in step 62, the pseudo fault setting flag was rewritten to "0". (Step 76
), the process moves to the CPU initialization operation (step 77).
このことは、予め設定されていた擬似障害情報に対応す
る処理部100内のエラー検出うッチ回路、のりが障害
によシ論理「1」にセットされ、障害信号を発生したこ
とと等価な状態情報を作成したこととなる。すなわち指
定の時刻に指定の個所で擬似障害を発生させたこととな
る。かくして、現実の障害発生と同一の状態情報を障害
検出情報格納エリア220に格納したことになシ。This is equivalent to the error detection switch circuit in the processing unit 100 corresponding to the preset pseudo failure information being set to logic "1" due to the failure and generating a failure signal. This means that status information has been created. In other words, a pseudo failure has occurred at a specified location at a specified time. In this way, the same status information as the actual occurrence of a failure is stored in the failure detection information storage area 220.
以下現実の障害発生と同様にしてステップ78を経て障
害処理の確認を行なうことができる。Thereafter, the failure processing can be confirmed through step 78 in the same manner as when a failure actually occurs.
このように本実施例では、指定の時刻に処理部100の
各部の状態情報を凍結し、この状態情報をエラーログエ
リア210に格納すると共に、指定の擬似障害情報を障
害検出情報格納エリア220に設定し、これらの状態情
報によシ障害処理の確認試験を行なうこととしておシ、
従来のデータ処理装置のように擬似障害付加のため各回
路毎に付加回路を準備することを必要としない。In this way, in this embodiment, the status information of each part of the processing unit 100 is frozen at a specified time, this status information is stored in the error log area 210, and specified pseudo failure information is stored in the failure detection information storage area 220. We recommend that you configure the settings and perform a confirmation test for failure handling using this status information.
Unlike conventional data processing devices, it is not necessary to prepare an additional circuit for each circuit to add a pseudo failure.
なお2本実施例ではエラー検出ラッチ回路のF/Fの状
態情報の収集のみについて説明したが。In the second embodiment, only the collection of F/F state information of the error detection latch circuit was explained.
本発明はこれに限定されるものではない。例えば。The present invention is not limited to this. for example.
障害処理の対象となる各回路のすべての状態情報を収集
する場合にも適用できる。It can also be applied to the case of collecting all status information of each circuit targeted for failure processing.
以上のように2本発明によると、状態情報を主記憶に収
集し、更に該情報を圧縮・編集した情報に対して擬似障
害を設定することにより、従来のデータ処理装置よシ格
段に擬似障害付加のためのハードウェアを減少せしめる
ことが出来るという効果がある。As described above, according to the present invention, state information is collected in the main memory, and a pseudo fault is set for information obtained by compressing and editing the information, thereby simulating faults much more effectively than conventional data processing devices. This has the effect of reducing the amount of additional hardware.
第1図は本発明の一実施例を示すブロック図。
第2図、第3図および第4図は本発明の動作の一例を示
す流れ図である。
100・・・処理部(CPU) 、’ 110・・・パ
ッケージ。
111.112,113・・・回路、、114 、11
5゜116・・・エラー検出ラッチ回路、117・・・
オアゲート。
129.130・・・・ぐッケーノ、140・・・診断
制御部、200・・・主記憶(MM)、210・・・エ
ラーログエリア。
220・・・障害検出情報格納エリア、300・・・メ
モリアクセス制御部、400・・・サービスノロセッサ
部’(svp) 、 410・・・プロセッサ、420
・・・メモ1ノ。
代理人(7127)ブ「理士後藤洋介
第3図
晃4図FIG. 1 is a block diagram showing one embodiment of the present invention. FIGS. 2, 3, and 4 are flowcharts showing an example of the operation of the present invention. 100... Processing unit (CPU), ' 110... Package. 111.112,113...Circuit, 114, 11
5゜116...Error detection latch circuit, 117...
Orgate. 129.130...Gucceno, 140...Diagnosis control unit, 200...Main memory (MM), 210...Error log area. 220...Fault detection information storage area, 300...Memory access control unit, 400...Service processor unit' (SVP), 410...Processor, 420
...Memo 1. Agent (7127) ``Yousuke Goto, Physician, Figure 3, Figure 4
Claims (1)
成する機能ブロック毎に設けられ該機能ブロックの障害
を検出して記憶し起動信号を発生する障害検出記憶手段
と、前記起動信号の供給に応答して少なくとも前記障害
検出記憶手段を含む前記処理部の状態情報を読み出し前
記主記憶処置き込む書込み手段と、前記書込みの終了後
に前記主記憶に書き込まれた前記状態情報内の前記障害
検出記憶手段に該当する状態情報を選択的に取出して編
集し該編集結果を障害検出情報記憶手段に記憶する編集
手段と、該編集手段による記憶の終了後に前記処理部の
初期設定を行ない該障害検出情鰍す憶手段の内容を解析
して所定の障害処理を行なう障害処理手段とを具備する
データ処理装置において、前記障害検出情報記憶手段に
予め指定された擬似障害情報を格納する手段と、指定さ
れた時刻に前記起動信号を発生して前記書込み手段を起
動する信号発生起動手段と、前記信号発生起動手段から
の前記起動信号に応答して作動した前記書込み手段の書
込みの終了時に、前記編集手段を抑止して前記障害処理
手段を起動する起動手段とを含むことを特徴とするデー
タ処理装置。1. Fault detection storage means having a processing section and a main memory, provided for each functional block constituting the processing section, detecting and storing a fault in the functional block and generating a start signal; writing means for reading out state information of the processing unit including at least the fault detection storage means and writing it into the main memory in response to the supply; and the fault in the state information written to the main memory after the writing is completed. editing means for selectively extracting and editing status information corresponding to the detection storage means and storing the editing result in the fault detection information storage means; A data processing device comprising a failure processing means for analyzing the contents of a storage means containing detected information and performing predetermined failure processing, a means for storing pseudo-failure information specified in advance in the failure detection information storage means; a signal generation activation means for generating the activation signal at a specified time to activate the writing means; and at the end of writing of the writing means activated in response to the activation signal from the signal generation activation means; 1. A data processing device comprising: activation means for inhibiting editing means and activation of the failure processing means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59111513A JPS60254332A (en) | 1984-05-31 | 1984-05-31 | Data processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59111513A JPS60254332A (en) | 1984-05-31 | 1984-05-31 | Data processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60254332A true JPS60254332A (en) | 1985-12-16 |
Family
ID=14563211
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59111513A Pending JPS60254332A (en) | 1984-05-31 | 1984-05-31 | Data processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60254332A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH052504A (en) * | 1991-06-25 | 1993-01-08 | Nec Corp | Dummy fault display system |
-
1984
- 1984-05-31 JP JP59111513A patent/JPS60254332A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH052504A (en) * | 1991-06-25 | 1993-01-08 | Nec Corp | Dummy fault display system |
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