JPS60254249A - 擬以故障発生方式 - Google Patents
擬以故障発生方式Info
- Publication number
- JPS60254249A JPS60254249A JP59110632A JP11063284A JPS60254249A JP S60254249 A JPS60254249 A JP S60254249A JP 59110632 A JP59110632 A JP 59110632A JP 11063284 A JP11063284 A JP 11063284A JP S60254249 A JPS60254249 A JP S60254249A
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- JP
- Japan
- Prior art keywords
- error
- pseudo
- register
- fault
- execution
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、擬似故障発生力式に関し、釉に、データ処理
装置におけるエラー検出時のエラー処理機構の確認手段
に関する。
装置におけるエラー検出時のエラー処理機構の確認手段
に関する。
従来技術の説明
従来、この種の擬似故障発生力式として、゛例えば、特
公昭５３−１２７７６号公報に記載されている如き“デ
ータ処理装置”がある。該公報に開示されている発明は
、データ処理装置内のユニット毎に設けられたエラーイ
ンディケータフリップフロップ（以下］１３ＩＦＦ と
称する）の任意なＦｌｉＩＦＦを指定して、こｎを１オ
ン”にする手段を設けると共に、プログラムで指定する
時期に前記指定さｎたＥＩＰＦ’が１オン”になること
を有効にすることにより擬似故障を発生させる方式であ
った。
公昭５３−１２７７６号公報に記載されている如き“デ
ータ処理装置”がある。該公報に開示されている発明は
、データ処理装置内のユニット毎に設けられたエラーイ
ンディケータフリップフロップ（以下］１３ＩＦＦ と
称する）の任意なＦｌｉＩＦＦを指定して、こｎを１オ
ン”にする手段を設けると共に、プログラムで指定する
時期に前記指定さｎたＥＩＰＦ’が１オン”になること
を有効にすることにより擬似故障を発生させる方式であ
った。
しかるに、この方式はＥＩＦＦを直接１オン”にする手
段のためにハードウェアが増加するという欠点と、擬似
故障発生時期をプログラムの制御と無関係にしているた
めに、ねらった命令内のねらった実行サイクルで擬似故
障を発生しにくいという欠点があった。
段のためにハードウェアが増加するという欠点と、擬似
故障発生時期をプログラムの制御と無関係にしているた
めに、ねらった命令内のねらった実行サイクルで擬似故
障を発生しにくいという欠点があった。
発明の目的
本発明は従来の技術に内在する上記欠点を解消する為に
なされたものであり、従って本発明の目的は、データ処
理装置内にエラー登録機構を設け、複数のＥＩＦＦから
の入力を該エラー登録機構の１ビツトで論理和をとシ、
該エラー登録機構内のエラー内容を表示するビットを１
オン”にする擬似故障内容登録手段を設けることによっ
て、ハードウェア量の増加を抑制することができる新規
な擬似故障発生力式を提供することにおる。
なされたものであり、従って本発明の目的は、データ処
理装置内にエラー登録機構を設け、複数のＥＩＦＦから
の入力を該エラー登録機構の１ビツトで論理和をとシ、
該エラー登録機構内のエラー内容を表示するビットを１
オン”にする擬似故障内容登録手段を設けることによっ
て、ハードウェア量の増加を抑制することができる新規
な擬似故障発生力式を提供することにおる。
又、本発明は、データ処理装置の制御は複数の命令によ
り、前記命令１ｄ１個以上のマシンサイクルによって実
行制御される点に着眼してなされたものでオシ、従って
本発明の別の目的は、指定さｎた命令数実行後の次の命
令内の指定されたマシンサイクル数目のマシンサイクル
実行時に擬似故障を発生することにより、マシンサイク
ルの指定を容易にすることができる新規な擬似故障発生
力式を提供することにある。
り、前記命令１ｄ１個以上のマシンサイクルによって実
行制御される点に着眼してなされたものでオシ、従って
本発明の別の目的は、指定さｎた命令数実行後の次の命
令内の指定されたマシンサイクル数目のマシンサイクル
実行時に擬似故障を発生することにより、マシンサイク
ルの指定を容易にすることができる新規な擬似故障発生
力式を提供することにある。
発明の構成
上記目的を達成する為に、本発明に係るデータ処理装置
は、検出されるエラーを集中化して登録するエラー登録
機構と、該エラー登録機構からの信号を受けて所走のエ
ラー処理を行うエラー処理機構と、指定された命令数実
行後の次の命令内の指定さｎたサイクル数目のサイクル
実行時に前記エラー登録機構内の指定のビットを６オン
”にする擬似故障内容登録手段とを具備して構成され、
指定のタイミングで指定の擬似故障内容を擬似的に発生
可能ならしめることを鴫徴とする。
は、検出されるエラーを集中化して登録するエラー登録
機構と、該エラー登録機構からの信号を受けて所走のエ
ラー処理を行うエラー処理機構と、指定された命令数実
行後の次の命令内の指定さｎたサイクル数目のサイクル
実行時に前記エラー登録機構内の指定のビットを６オン
”にする擬似故障内容登録手段とを具備して構成され、
指定のタイミングで指定の擬似故障内容を擬似的に発生
可能ならしめることを鴫徴とする。
３、発明の詳細な説明
以下に本発明をその好ましい一実施例について図面を参
照しながら具体的に説明する。
照しながら具体的に説明する。
第１図は本発明の一実施例を示すブロック構成図である
。第１図において、参照番号ｌは擬似故障内容登録レジ
スタを示し、該擬似故障内容登録レジスタｌの出力は論
理積グー） ５１１〜５１ｎを介してエラーステータス
レジスタ５に入力されている。又、実行命令カウント部
３とサイクルカウント部４の出力は論理積ゲート４３と
論理積グー）５１１〜５１ｎを介してエラーステータス
レジスタ５に入力さｎている。更に、エラーステータス
レジスタ５の出力は論理和グー）６１を介してエラー処
理部６に入力されている。
。第１図において、参照番号ｌは擬似故障内容登録レジ
スタを示し、該擬似故障内容登録レジスタｌの出力は論
理積グー） ５１１〜５１ｎを介してエラーステータス
レジスタ５に入力されている。又、実行命令カウント部
３とサイクルカウント部４の出力は論理積ゲート４３と
論理積グー）５１１〜５１ｎを介してエラーステータス
レジスタ５に入力さｎている。更に、エラーステータス
レジスタ５の出力は論理和グー）６１を介してエラー処
理部６に入力されている。
３−
次に図面を参照しながら本発明の動作について説明する
。今、第２図で示す擬似故障挿入命令工０で命令Ｉｓ内
のサイクルＣ１４の集村開始時点で擬似故障発生を行う
場合について説明する。
。今、第２図で示す擬似故障挿入命令工０で命令Ｉｓ内
のサイクルＣ１４の集村開始時点で擬似故障発生を行う
場合について説明する。
第２図で示す擬似故障挿入命令ＩＯを実行すると擬似故
障内容迄の命令数″′ｌ”が第１図の信号線３１１を介
して命令実行カウント部３に入力され、実行サイクル数
“４”が信号線４２３を介してサイクルカウント部４に
入力されると共に、擬似故障内容が擬似故障内容登録レ
ジスタｌに登録される０更に第２図に示すＥＮＡＢＬＩ
！３信号を１オン”にすることにｘ Ｊ） 、該ＥＮＡ
ＢＬＥ信号を送出する信号、ｗ（図示していない）が第
１図のデコーダ１１、命令実行カウント部８、サイクル
カウント部４に接続されているので、デコーダ１１．命
令実行カウント部３、サイクルカウント部４が動作可能
となる。
障内容迄の命令数″′ｌ”が第１図の信号線３１１を介
して命令実行カウント部３に入力され、実行サイクル数
“４”が信号線４２３を介してサイクルカウント部４に
入力されると共に、擬似故障内容が擬似故障内容登録レ
ジスタｌに登録される０更に第２図に示すＥＮＡＢＬＩ
！３信号を１オン”にすることにｘ Ｊ） 、該ＥＮＡ
ＢＬＥ信号を送出する信号、ｗ（図示していない）が第
１図のデコーダ１１、命令実行カウント部８、サイクル
カウント部４に接続されているので、デコーダ１１．命
令実行カウント部３、サイクルカウント部４が動作可能
となる。
次に第１図の命令実行部２で第２図に示す通常の命令Ｉ
Ｉを実行するとサイクルＣＩ＋１終了時点で第１図の信
号線３２２の出力が論理′″ｌ”となり、命令実行カウ
ント部３の内容″′１″は信号線３１３を介し ４− ′″１″１″減算算器３１で＠０”に減算され、信号線
３２１と論理積ゲート３２を介して命令実行カウント部
３に値１０″が入力される。この後、第２図で示す命令
■にの実行に移シ、サイクルＣれの実行を開始すると第
１図のサイクル開始信号線４２２の出力は１１′′とな
ｐ１又値が′″０”となっている実行命令カウント部の
出力信号線４２１には論理１１”が出力されることによ
シサイクルカウント部４の出力は信号線４２５及び＠ｌ
”減算する減算器４１と論理積ゲート４２を介してサイ
クルカウント部４には１３″が入力される０第２図のサ
イクルＣ１１１の実行終了後サイクルＣｓｍの実行を開
始すると前記説明した動作で第１図のサイクルカウント
部４の値は１２”となる。更に第２図のサイクルＣｍｓ
実行開始時には第１図のサイクルカウント部４の値け’
ｌ”になり、第２図のサイクル０１４夾行開始時には第
１図のサイクルカウント部の値は１１Ｏ′′となる。
Ｉを実行するとサイクルＣＩ＋１終了時点で第１図の信
号線３２２の出力が論理′″ｌ”となり、命令実行カウ
ント部３の内容″′１″は信号線３１３を介し ４− ′″１″１″減算算器３１で＠０”に減算され、信号線
３２１と論理積ゲート３２を介して命令実行カウント部
３に値１０″が入力される。この後、第２図で示す命令
■にの実行に移シ、サイクルＣれの実行を開始すると第
１図のサイクル開始信号線４２２の出力は１１′′とな
ｐ１又値が′″０”となっている実行命令カウント部の
出力信号線４２１には論理１１”が出力されることによ
シサイクルカウント部４の出力は信号線４２５及び＠ｌ
”減算する減算器４１と論理積ゲート４２を介してサイ
クルカウント部４には１３″が入力される０第２図のサ
イクルＣ１１１の実行終了後サイクルＣｓｍの実行を開
始すると前記説明した動作で第１図のサイクルカウント
部４の値は１２”となる。更に第２図のサイクルＣｍｓ
実行開始時には第１図のサイクルカウント部４の値け’
ｌ”になり、第２図のサイクル０１４夾行開始時には第
１図のサイクルカウント部の値は１１Ｏ′′となる。
第１図の実行命令カウント部３とサイクルカウント部４
の値が加”になったことにより、信号線３１２と４２４
の出力は論理１ビとなシ、論理積ゲート４３と信号線４
３１を介して、論理積グー） ５１１〜５１ｎには論理
″ｌ”が入力される。−カ、擬似故障内容登録レジスタ
ｌの出力は、デコーダ１１でデコードされ、信号線１１
１−１１ｎを介して論理積グー） ５１１〜５１ｎに人
力される。論理積ダート５１１〜５１ｎの出力は論理和
グー） ５３１〜５３ｎを介してエラーステータスレジ
スタ５に入力される。
の値が加”になったことにより、信号線３１２と４２４
の出力は論理１ビとなシ、論理積ゲート４３と信号線４
３１を介して、論理積グー） ５１１〜５１ｎには論理
″ｌ”が入力される。−カ、擬似故障内容登録レジスタ
ｌの出力は、デコーダ１１でデコードされ、信号線１１
１−１１ｎを介して論理積グー） ５１１〜５１ｎに人
力される。論理積ダート５１１〜５１ｎの出力は論理和
グー） ５３１〜５３ｎを介してエラーステータスレジ
スタ５に入力される。
ここに、論理和ゲート５２１〜５２ｎ けエラーチェッ
ク回路の出力であるＦｌｉＩＦＦを入力するものであり
、論理和ゲート５２１〜５２ｎの出力が論理和ゲート５
３１〜５３ｎ の入力となっていることにょシ、擬似故
障内容登録レジスタｌの内容は東際の故障を擬似するこ
とが出来る。
ク回路の出力であるＦｌｉＩＦＦを入力するものであり
、論理和ゲート５２１〜５２ｎの出力が論理和ゲート５
３１〜５３ｎ の入力となっていることにょシ、擬似故
障内容登録レジスタｌの内容は東際の故障を擬似するこ
とが出来る。
エラーステータスレジスタ５の出力は論理和ゲート６１
に入力されることによシ、ビットＦｉｘ〜Ｅｎのうち少
なくとも１つが１オン”、即ち擬似故障設定がなされて
いれば論理和グー）６１の出力はｌ″となシ、エラー処
理部６に入力され、エラー処理部６が起動される。エラ
ー処理部６は信号線６１１を介してエラーステータスレ
ジスタ５の内容であるビットＥｌ−Ｅｎを読出し、ビッ
トＥｌ〜Ｅｎのうちどのビットが１オン”かを分析して
エラー処理を行う。
に入力されることによシ、ビットＦｉｘ〜Ｅｎのうち少
なくとも１つが１オン”、即ち擬似故障設定がなされて
いれば論理和グー）６１の出力はｌ″となシ、エラー処
理部６に入力され、エラー処理部６が起動される。エラ
ー処理部６は信号線６１１を介してエラーステータスレ
ジスタ５の内容であるビットＥｌ−Ｅｎを読出し、ビッ
トＥｌ〜Ｅｎのうちどのビットが１オン”かを分析して
エラー処理を行う。
又、論理積ゲート４３の出力が論理″′ｌ”となった時
に、実行命令カウント部３とサイクルカウント部４への
ＥＮＡＢＬＥ信号線（図示していない）を“オフ”にす
ることにより、次の擬似故障挿入命令が実行される迄、
擬似故障の発生を抑止することで擬似故障発生後の命令
実行への擾乱を防ぐことが出来る。
に、実行命令カウント部３とサイクルカウント部４への
ＥＮＡＢＬＥ信号線（図示していない）を“オフ”にす
ることにより、次の擬似故障挿入命令が実行される迄、
擬似故障の発生を抑止することで擬似故障発生後の命令
実行への擾乱を防ぐことが出来る。
発明の効果
本発明は、以上説明したように、擬似故障登録レジスタ
と実行命令カウント部及びサイクルカウント部更にはエ
ラーステータスレジスタを設けることによシ、−ｍ−ド
ウェアの増加を抑止してかつ指定のタイミングで指定の
エラーを発生させることができるという効果がある。
と実行命令カウント部及びサイクルカウント部更にはエ
ラーステータスレジスタを設けることによシ、−ｍ−ド
ウェアの増加を抑止してかつ指定のタイミングで指定の
エラーを発生させることができるという効果がある。
第１図は本発明の一夾施例を示すブロック構成図、第２
図は命令の動作シーケンスを示す図であ ７− るＯ １・・・擬似故障内容登録レジスタ、２・・−命令実行
部、３・・・実行命令数カウント部、４・・・サイクル
カウント部、５・・・エラーステータスレジスタ、６・
Φ・エラー処理部、ｌｌ・・・デコーダ、３１，４１・
・９減算器、３２．４２．４３．５１１〜５１ｎ ＠
＠ １１論理積ゲート、５２１〜５２ｎ、 ５３１〜５
３ｎ％６１ ＠ ＠ ＠論理和ゲート、１１１〜ｌｌｎ
、 ａｌｌ、３１２．３１３．３２１ 、３２２．４２
１ 、４２２．４２３．４２４．４２５．４３１・・・
信号線 特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 ８ −
図は命令の動作シーケンスを示す図であ ７− るＯ １・・・擬似故障内容登録レジスタ、２・・−命令実行
部、３・・・実行命令数カウント部、４・・・サイクル
カウント部、５・・・エラーステータスレジスタ、６・
Φ・エラー処理部、ｌｌ・・・デコーダ、３１，４１・
・９減算器、３２．４２．４３．５１１〜５１ｎ ＠
＠ １１論理積ゲート、５２１〜５２ｎ、 ５３１〜５
３ｎ％６１ ＠ ＠ ＠論理和ゲート、１１１〜ｌｌｎ
、 ａｌｌ、３１２．３１３．３２１ 、３２２．４２
１ 、４２２．４２３．４２４．４２５．４３１・・・
信号線 特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 ８ −
Claims (1)
- データ処理装置内で検出されるエラーを集中化して登録
するエラー登録機構と、該エラー登録機構からの信号を
受けて所定のエラー処理を行うエラー処理機構とを具備
するデータ処理装置において、指定された命令数実行後
の次の命令内の指定されたサイクル数目のサイクル実行
時に前記エラー登録機構内の指定のビットを“オン”に
する擬似故障内容登録手段を帆備し、指定のタイミング
で指定の故障内容を擬似的に発生可能ならしめることを
特徴とした擬似故障発生力式０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110632A JPS60254249A (ja) | 1984-05-30 | 1984-05-30 | 擬以故障発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110632A JPS60254249A (ja) | 1984-05-30 | 1984-05-30 | 擬以故障発生方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254249A true JPS60254249A (ja) | 1985-12-14 |
Family
ID=14540668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59110632A Pending JPS60254249A (ja) | 1984-05-30 | 1984-05-30 | 擬以故障発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254249A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0273043A1 (en) * | 1986-04-03 | 1988-07-06 | Triplex | MULTIPLE-REDUNDANT ERROR DETECTION SYSTEM AND CORRESPONDING APPLICATION METHOD. |
-
1984
- 1984-05-30 JP JP59110632A patent/JPS60254249A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0273043A1 (en) * | 1986-04-03 | 1988-07-06 | Triplex | MULTIPLE-REDUNDANT ERROR DETECTION SYSTEM AND CORRESPONDING APPLICATION METHOD. |
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