JPS60252954A - プログラム制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラム制御回路、特に複数のプログラムを
同一の装置内で実行する場合のプログラム制御回路に関
する本のである。

同一の装置内で複数の、相互に関連性のないプログラム
を実行する例は種々見られる。その−例として、電話回
線と複数の加入者端末との間に設けられる宅内用のイン
タフェース装置が挙げられる。このインタフェース装置
ではいわゆる多重・分離操作が行われ、このためにマイ
クロプロセッサが用いられる。このマイクロゾロ七、す
においては各加入者端末からのデータを電話回線に送や
出す際の多重操作を行うためのプログラムと、電話回線
より受信した多重化データを各加入者端末に送シ出す際
の分離操作を行うためのプログラムとが相互に独立して
存在する。しかし相互に独立とは言っても、単一のマイ
クロデロセ、すを使用すること、および多重と分離にお
いてデータのタイミングを双方で同期を採る必要がある
こと等の理由により、結局、上記２つのプログラムは何
らかの制御のもとに実行されなければならない。これが
プログラム制御回路の役割である。

〔従来の技術〕

第６図は本発明のプログラム制御回路が適用される一例
を示すシステム図である。本図において、１１は複数の
加入者端末（電話機）であり、各々の加入者線１２を介
し、インタフェース装置１３および電話回線１４を経由
して、端局１５に接続する。端局１５内には多重・分離
装置（ＭＵＸ）１６があり、データの多重・分離操作を
行う。なお、電話回線１４と装置１６の間にもインタフ
ェース装置１７が設けられ、これより電話回線１４に送
出された下り多重データは、インタフェース装置１３に
て分離され、各加入者線１２毎に分配される。逆に各加
入者端末１１からの上り分離データは各加入者線１２毎
に集約され、インタフェース装置１３で多重化され、端
局１５に送出される。

本発明は、第６図のシステムを例にとれば、特にインタ
フェース装置１３に適用される。

このインタフェース装置１３では既述の如く単一のマイ
クロデロセ、すを共用して、２種類のプログラムを走ら
せることになるので、プログラム双方を何らかの形で調
整し、ジョブの衝突を回避しなければならない。このた
めに、従来２つの方式が提案されている。第１の方式は
、２種類のプログラムを個別に管理する２つのプログラ
ム制御回路を個々に準備するというものである。一方、
第２の方式は、プログラム双方を割込み制御で管理しよ
うとするものである。

〔発明が解決しようとする問題点〕

従来の上記第１の方式は当然に回路規模の増大を招くと
いう不利がある。従って以下述べる本発明においてもこ
の第１の方式を前提としない。一方、従来の上記第２の
方式は、そのような不利を伴わないから、本発明はむし
ろこの第２の方式に近いプログラム制御を前提とする。

しかし、このＷＪ２の方式は別の問題が伴う。この問題
は、マイクロプロセッサの処理に無駄時間があシ、結局
、所望のプログラムを高速に実行できないという点にあ
る。第７図（４）および（Ｂ）は従来の割込み制御方式
の問題点を説明するための流れ図である。本図（４）に
おいて、Ｐ　１は第１プログラムに基づく処理、Ｐ２は
第２プログラムに基づく処理を示し、これらはメインル
ーチンに割込みをかけて実行される。

同図（Ｂ）は同図（４）の流れの一部を時系列的に示す
図であシ、各区切）（ｔ）は−命令サイクルでおる。メ
インルーチンＭの流れの中で割込みがかかるとプログラ
ム処理上又はＰ２側に分岐（ＪＵＭＰ　）　Ｌ分岐命令
を実行する。同図（Ｂ）で注目すべき点は、図中のＸ印
で示すゾヤンデ時間であシ、割込み毎に生ずるのでその
総時間はプログラム処理上かな）の無駄となる。この無
駄が問題点となる。

〔問題点を解決するための手段〕

本発明は、上記問題点を解決したプログラム制御回路を
提供するもので、複数のプログラム毎に設けられたアド
レス選択器と、これらアドレス選択器のいずれかより択
一的にアドレスを選択するセレクタと、該セレクタから
のアドレスを受けて前記複数のプログラムを実行する命
令群の中の対応する１つを送出するメモリと、該メモリ
から送出された命令を一時保持する命令し・ゾスタ等を
有してなるものである。

〔作　用〕

上記セレクタは１命令サイクル毎に順次プログラムを切
替えるものであシ、１のプログラムの各命令の読出しと
実行が、他のプログラムの各命令の読出しと実行と互い
違いに行われる。このように１ソヤング時間を生じさせ
ずに、複数のプログラムを時分割で走らせることができ
ることから、マイクロプロセッサの処理に無駄時間が生
じてしまうことがなくなる。

〔実施例〕

以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明に基づくプログラム制御回路の一実施例
を示す回路図であり、第ｉ図は第１図のプログラム制御
回路によって動作するマイクロプロセッサの処理を図解
的に示す流れ図である。第２図は第７図（Ｂ）に対応す
るものであシ、同図（Ｂ）のＸ印で示すゾヤンデ時間が
全く排除される。なお、図中のｔは１命令サイクルであ
る。かくしてプログラム処理の高速化が図れる。

第１図において、プログラム制御回路３１は、２種類の
プログラムを同時に管理する。２種類の例を示したのは
説明を簡単にするためであシ、基本的な考え方を３種類
以上のプログラムの同時管理に応用することは当業者に
おいて容易である。

このプログラム制御回路３１は、２種類のプログラムＰ
Ｉ、Ｐ２毎に設けられたアドレス選択器３２−１および
３２−２と、これらアドレス選択器３２−１．３２−２
のいずれかよシ択−的にアドレスを選択するセレクタ（
ＳＥＬ）　３３と、セレクタ３３からのアドレスを受け
て前記プログラムＰｉ、Ｐ２を実行する命令群の中の対
応する１つを送出するメモリ３４と、メモリ３４から読
出した命令を一時保持する命令し・ゾスタ３５とからな
る。メモリ３４は前記命令群を格納するＲＯＭ（Ｒｅａ
ｄ　０ｎｌｙ　Ｍ＠ｍｏｒｙ）である。さらに詳細には
、プログラム処理系のアドレス選択器３２−１は、イン
クリメンタ（Ｉｆ）４１−１．プログラムカウンタＣＰ
ＣＩ　）　４２−１　、プログラムスタッカ（８Ｔ１）
４３−１およびアドレス切替部（８１）４４−１からな
る。プログラム処理系のアドレス選択器も同様の構成要
素４１−２．４２−２．４３−２および４４−２からな
る。このうち、プログラムスタッカ４３−１．４３−２
および切替部４４−１゜４４−２は、切替制御器（ＳＣ
）４５によって切替制御がなされる。

第３図は第１図における切替制御器（８Ｃ）４５の詳細
な一例を示す回路である。切替制御器４５は、プログラ
ムカウンタ切替部（ＰＣ８Ｉ’）５１−１゜プログラム
カウンタ切替部（ＰＧＥ１）５１−２．デコーダ５２．
その他０Ｒｒ−）　、ＡＮＤ？−）　、（ンパ〜りＩＮ
Ｖよシなる。切替制御器４５に入力される信号は、プロ
グラム切替信号Ｘ、外部条件旧号Ｙ、命令レジスタ３５
（第１図）からの分岐命令表示信号２および分岐命令種
別コードＪＣでちゃ、出力される信号はプログラムスタ
ッカ４３−１゜４３−２（第１図）へのスタ、り信号５
ＴＫ１．５ＴＫ２およびアドレス切替部４４−１．４４
−２（第１図）への切替信号である。なお、ＣＫは１命
令サイクル毎に生成されるサイクルクロック信号である
。

第１図および第３図を参照すると、プログラム切替信号
Ｘは、１命令サイクル毎に反転し、例えば論理″０”の
ときにはプログラムＰｌ側の命令を読出す操作が行われ
、論理″′１＃のときにはプログラムＰ２側の命令を読
出す操作が行われる。

読出された命令は次の命令サイクルでマイクロゾロ七、
す（ＭＰＵ）により実行されるという手順を採るので、
プログラム切替信号Ｘの論理が１”のときＫはプログラ
ムＰｌ側の命令を実行し、′０″のときＫはプログラム
Ｐ２側の命令を実行するという各操作がなされる。

プログラムＰｌ側（又はＰ２側）の命令を読出す命令サ
イクルでは、アドレス切替部４４−１（又は４４−２）
はプログラムカウンタ４２−１（又は４２−２）からの
アドレスを選択して出力する。第３図を参照すると、仮
に今、プログラムＰｌ側の命令を読出す命令サイクルに
あるとすると（プログラム切替信号Ｘが論理″′０”）
、インバータＩＮＶによって論理“・１＃がＯＲグー）
　ＯＲＩを通過し、プログラムカウンタ切替部５１−１
を駆動し、一方、信号Ｘの論理″０＃がＯＲダートＯＲ
２を通過してプログラムカウンタ切替部５１−２を非駆
動とする。ここ忙プログラムカウンタ４２−１のアドレ
スが選択され、セレクタ３３に印加される。又、インク
リメンタ４１−１にも印加される。

この場合、当該信号Ｘ（＝″０“）は、第１図中の信号
線Ｌ２を通してインクリメンタ４１−２に印加され、こ
れを停止させるが、インバータｒ　？ｌＪＶ　’で論理
″１′となって信号線ＬＸに送出され、インクリメンタ
４１−１の歩進動作を促す。つまり、今、アドレス切替
部４４−１よシ出力されたアドレスに＋１ｆる。プログ
ラムＰ２側の命令を読出す命令サイクルでは、切替信号
Ｘが論理″′１＃となり、前述と同様の動作がアドレス
選択器３ｚ−２側で行われる。

次に、読出したプログラムＰｌ側（又はＰ２側）の命令
を実行する命令サイクルでは、例えばＰｌ側命令を実行
するとき、プログラム切替信号Ｘは論理″′０”を表示
している。このプログラムＰｌ側の命令実行に際し、当
該命令が非分岐命令であるときは、分岐命令表示信号２
は論理″′１”であシ、切替制御器４５は、ＯＲダート
ＯＲ１およびデコーダ５２を通して、プログラムカウン
タ切替部５１−１を駆動し、プログラムカウンタ４２−
１を選択する。プログラムＰ２側についても（Ｘ−”１
”）、非分岐命令であれば、プログラムカウンタ４２−
２は、当該実行命令は分岐命令であり、その分岐命令種
別コードＪＣＫ対応するアドレスが、メモリ３４よりネ
クストアドレスＮＡとして、アドレス切替部４４−１（
又は４４−２　）により選択される。この分岐命令実行
サイクルでは、前記コードＪＣをデコーダ５２で解読し
、プログラムカウンタ４２−１（および４２−２）を非
駆動とすると共に、インクリメンタ４ｌ−１（および４
ｌ−２）も非駆動とする。又、このとき同時にデコーダ
５２はＡＮＤ　）１ｍ−）ＡＮＤＩ　（又はＡＮＤ２）
！リスク、り信号５ＴＫＩ　（又は５ＴＫ２　）を出力
し、プログラムスタッカ４３−１　（又は４３−２）を
駆動して、当該分岐命令の直前のプログラムカウンタ４
２−１　（、又は４２−２）の内容を保持する。この保
持されたアドレスは、当該分岐命令の実行が終了したと
き（Ｚ＝”ｌ“）、次の命令読出しサイクルにおいて、
アドレス切替部４４−１（又は４４−２）によシ再読出
しされる。なお、外部条件信号Ｙは、必要に応じて外部
からの特別の命令も実行可能とするためのものである。

第４図は第３図におけるアドレスの流れを一具体例をも
って示すタイムチャートである。又、第５図は第４図に
おけるプログラムの進行を一具体例をもって示す流れ図
である。第４図において、’ｒ、　Ｉ　’ｒ、　＋　Ｔ
３・・・杜時刻を表わし、左欄のＸ。

１１、ＰＣＩ、ＮＡ・・・等の意味は第１図において説
明したとおシであシ、例えば工１はインクリメンタの出
力、ＰＣＩはプログラムカウンタの出力である。

又、Ｎ、Ｎ＋１　、Ａ　、Ａ＋１．８　、Ｂ＋１　、Ｍ
、Ｎ＋１等は、メモリ（ＲＯＭ）　３４内のＮ番地、（
Ｎ＋１）番地の意味であり、当該番地に格納される命令
けｒ、　ｅ　ＩＮ＋１・・・（図では（Ｍ−１）、Ｎ、
Ｍ・・・等の番地の命令を示す）である。同図中、時刻
Ｔ１ではプログラムＰ２側の非分岐命令が実行されてい
る。

このとき、インクリメンタＩ２のアドレス加算は禁止さ
れている。一方、このとき、アドレス切替部Ｓ１は、プ
ログラムカウンタＰＣＩの出方を強制的に選択する。同
図中時刻Ｔ２ではプログラムＰ１側の分岐命令（ＪＵＭ
Ｐ）’Ａ’が実行され、このときインクリメンタ１１の
加算は禁止される。

−万、このとき切替部Ｓ２はプログラムカウンタＰＣ２
の出力を強制的に選択する。時刻Ｔ３ではプログラムＰ
２側の分岐命令（ＪＵＭＰ　）ゝＢ′が実行され、時刻
Ｔ４ではプログラムＰｌ側の非分岐命令が実行され、時
刻Ｔ５およびＴ６では、それぞれＰ２およびＰｌ側の各
非分岐命令が実行される。

発明の詳細 な説明したように本発明によれば、複数のプログラムが
同一装置内で併存して実行される場合、基本的に割込み
制御でこれらプログラムを同時に走らせるＫも拘らず、
１のプログラムから他のプログラム又はこの逆の切替え
を殆どジャンプ時間なしに行えるから処理速度の向上が
図れ、しかも既存のハードウェアに大幅な変更を加える
ことなく実現することができる。

【図面の簡単な説明】

第１図は本発明に基づくプログラム制御回路の一実施例
を示す回路図、第２図は第１図のプログラム制御回路に
よって動作するマイクロゾロセ。 すの処理を図解的に示す流れ図、第３図は第１図におけ
る切替制御器（ＳＣ）４５の詳細な一例を示す回路図、
第４図線第３図におけるアドレスの流れを一具体例をも
って示すタイムチャート、第５図は第４図におけるプロ
グラムの進行を一具体例をもって示す流れ図、第６図は
本発明のプログラム制御回路が適用される一例を示すシ
ステム図、第７図（４）および（Ｂ）は従来の割込み制
御方式の問題点を説明するための流れ図である。 ３１・・・プログラム制御回路、３２−１．３２−２・
・・アＰレス選択器、３３・・・セレクタ、３４・・・
メモリ、３５・・・命令レジスタ、４１−１．４１−２
・・・インクリメンタ、４２−１．４２−２・・・プロ
グラムカウンタ、４３−１．４３−２・・・スタッカ、
４４−１．４４−２・・・アドレス切替部、４５・・・
切替制御器、Ｐｉ　、Ｐ２・・・プログラム、ＮＡ・・
・ネクストアドレス、ＪＵＭＰ・・・分岐命令。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　朗 弁理士西舘和之 弁理士　内　１）幸　男 弁理士　山　口　昭　之 第１図 刃 第２図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、　メモリに格納された複数のプログラムに係る命令
   群よシ順次命令を読出して該プログラムに従った処理を
   実行するための制御を行うプログラム制御回路において
   、 前記メモリから読出した前記命令を一時保持する命令レ
   ジスタと、 分岐命令の場合に該命令レジスタから読出されたネクス
   トアドレス、非分岐命令の場合にプログラムスタックか
   ら出力されたアドレス又は該分岐命令の場合にスタック
   されたプログラムスタックからのアドレスのいずれかを
   選択するアドレス切替部および前記非分岐命令の場合に
   該アドレス切替部の出力を歩進するインクリメンタから
   なり、且つ前記複数のプログラム毎に対応して設けられ
   る複数のアドレス選択器と、 咳複数のアドレス選択器からの出力を、−命令サイクル
   毎に順次切替えて前記メモリのアドレス入力に出力する
   セレクタとから構成されることを特徴とするプログラム
   制御回路。