JPS60252925A - 定電流回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子装置、特に基準電圧発生装置とその応用並
びに絶縁ゲート型電界効果トランジスタとその製造方法
に関する。

各種の半導体電子回路において、差率となる電圧を発生
させるには電圧の次元を持った物理量を利用することが
必須の条件である。これまで、その物理量としてはもっ
ばらＰＮ接合ダイオードの順方向電圧降下ｖＦや逆方向
降伏電圧（ツェナ電圧）Ｖｚ並びに絶縁ゲート型電界効
果トランジスタ（ＩＧＦＥＴ、ＭＯＳＦＥＴで代表され
ることが多い）のしきい値電圧Ｖｔｈ等が利用されてい
る。

これらの物理量は絶対的な電圧値を示すものでな（、そ
の電圧値はさまざまなファクターによって変動を受ける
。従って、これらの物理量を各種電子回路の基準電圧発
生装置として利用するためには、得られる電圧値の変動
要素と許容できる変動幅に注意を払わなければならない
。

まず、これら物理量の温度特性について言えば、上記Ｖ
ＦやＶｔｈは通常２〜３ｎＶ／Ｃ程度の温度依存性を持
っており、この温度変化に伴なう基準電圧の温度変化は
用途によっては実用を断念せざるを得ない程の大きさに
及ぶ。

例えば公称１．５ｖの酸化銀電池を使用する電子時計に
おいて、電池の電圧の下がったことを警告する目的で作
られるバッテリー・チェッカーを実現しようとすれば、
１．４Ｖｉ度を境（検出レベル）として電池電圧の高低
を判断する必要がある。

これを０．６Ｖ程度のＭＯＳＦＥＴのしきい値電圧Ｖｔ
ｈ又は、ダイオードの順方向降下電圧■Ｆを利用して構
成しようとすれば、１．４ｖを目標とした検出レベルは の温度依存性を持ち、実用動作温度範囲をＯＣ〜５０Ｃ
と狭く見積っても、１．２３Ｖ〜１．５７Ｖと大きく変
動するととＫなり、実用的なバッテリーチェッカーとは
なり得ない。

次に、これら物理量の製造バラツキについては、ＭＯＳ
ＦＥＴ（７）しきい値電圧■ｔｈハ±０．２Ｖ程度のバ
ラツキがあり、このバラツキは温度変化よりも大きくな
る。従って、上述のバッテリ・チェッカをＶｔｈを利用
してＩＣ（集積回路）化した場合基準電圧補正のための
外部部品と接続ピン（端子）のみならず、ＩＣ製造後の
調整の手間が必要となる。

また、ツェナ電圧ｖｚは低い電圧では３Ｖ程度が限度で
あり、１〜３Ｖ程度の低電圧範囲で使用する基準電圧と
しては不適当であり、又、ツェナ電圧及びダイオードの
順方向降下電圧を基準電圧として使用するのｋは、数ｍ
Ａ〜数十ｍＡ程度の電流を流す必要があり、低消費電力
化という点でも不適当である。

以上の説明から明らかなように、　Ｖｔｂ　、　ｖ、お
よび■ｚを利用した従来の基準電圧発生装置は、温度特
性、製造バラツキ、消＊電力および電圧レベル等を考え
れば、必ずしもあらゆる用途に適合するものではな（、
極めて厳しい特性が要求される用途に対しては実用化や
量産化を断念せねばならなくなるケースがしばしばであ
った。

本発明者らは、以上のような検討から従来の基準電圧発
生装置の改良には物理的に限界があると知り、新しい考
え、発想を持った基準電圧発生装置の研究、開発に踏み
切った。

なお、定電流回路としては、特開昭５１−２８６４５号
公報に示されているものが公知である。

本発明の目的は従来にはみられない全く新しい考えに基
ずいた基準電圧発生回路を提供し、電子回路の設計、量
産化を容易にすることである。

本発明の他の目的は温度変化の小さい基準電圧発生装置
を提供することである。

本発明の他の目的は得られる電圧値の変動が製造条件の
変動に対して小さい、例えばロット間の製造バラツキ（
偏差）が小さい基準電圧発生装置を提供することである
。

本発明の他の目的は製造後の調整が不要な程に製造バラ
ツキを小さくできる集積回路化された基準発生装置を提
供することである。

本発明の他の目的は目標仕様に対して大きい余裕度を持
って製造することが可能な基準電圧発生装置を含む集積
回路化された電子回路装置を提供することである。

本発明の他の目的は製造歩留りの高い基準電圧発生装置
を含む集積回路化された電子回路装置を提供することで
あるａ 本発明の他の目的はＩＧＦＥＴ集積回路に適した基準電
圧発生装置を提供することである。

本発明の更に他の目的は消費電力の少ない基準電圧発生
装置および電圧比較器を提供することである。

本発明の他の目的は精度の優れた低電圧（１，１■以下
）を得ることができる基準電圧発生装置を提供すること
である。

本発明の他の目的は比較的低い電圧（約１〜３■）の電
源、例えば１．５Ｖの酸化銀電池や１．３■の水銀電池
に適合する基準Ｍｉ５圧発生装置を提供することである
。

本発明の他の目的は半導体集積回路に適合する基準電圧
発生装置を提供することである。

本発明の他の目的は高精度の電圧比較器、安定化電源装
置、定電流回路、バッテリ・チェッカを提供することで
ある。

本発明の他の目的は高精度のバッテリ・チェッカを内蔵
した、外部端子数の少ない電子時計用半導体集積回路装
置を提供することである。

本発明の他の目的は相補型絶縁ゲート電界効果トランジ
スタ集積回路（０ＭＯ８ＩＣ）とコンパチブルな基準電
圧発生装置とその製造方法を提供することである。

本発明は半導体物性の原点にたちかえり、４ＩＫエネル
ギーギヤツプＥｇ、フェルミ準位Ｅｆ等に着眼してなさ
れたものである。

即ち、半導体がエネルギー−ギャップＥｇ、ドナー、ア
クセプタおよびフェルミ準位等の各種準位をもつことは
周知であるが、これら半導体の物性、％にエネルギー・
ギャップＥｇやフェルミ準位Ｅｆに着目した基準電圧発
生装置は、半導体が発見されて以来広範囲の分野に目覚
ましい発展を遂げた現在に至るまで、いまだ例をみない
。

結果論で言うと、本発明者らはこのエネルギー・ギャッ
プＥｇ、７エルミ準位Ｅｆ等を基準電圧源に利用するこ
とを考え、その実現に成功した。エネルギー・ギャップ
Ｅｇ、フェルミ準位Ｂｆ等を基準電圧源に使用すること
自体は決して難しい理論ではなく、その結果はたやすく
理解、納得できるところであろう。しかしながら、もは
や浅い歴史ではなくなったこの半導体工業の分野におい
て、半導体物性の原点にたちかえり、本発明者らがもた
らした助人未到と信じられるこの成功例は独創的かつ画
期的なものであり、今後の電子回路や半導体工業の一層
の発展に大きく寄与できるものと期待される。

本発明の一実施例によれば、シリコン・ゲート電極の導
電型が異なる２つのＩＧＦＥＴがシリコン・モノリシッ
ク半導体集積回路チップ内に作られる。これらのＦＥＴ
はゲート電極の導電型を除いてはぼ同じ条件で製造され
るので、両者のＶｔｈの差はほぼＰ型シリコンとＮ型シ
リコンのフェルし単位の差に等しくなる。各ゲート電極
には飽和濃度付近にそれぞれの不純物がドープされ、こ
の差はシリコンのエネルギー・ギャップＥ、（約１、Ｉ
Ｖ）に＃まぼ等しくなり、これが基準電圧源として利用
される。

このような栴成に基ずく基準電圧発生装置は温度依存性
が小さくまた製造偏差も小さいので、各種電子回路の基
準電圧発生装置として利用され得る。

本発明および本発明の更に他の目的は図面を参照した以
下の説明から一層明白に理解されるであろう。

半導体の結晶構造から始まり、半導体のエネルルーψバ
ンドおよびドナーとアクセプタ不純物が半導体にもたら
す現象などへと展開していく半導体の物性論は数多くの
文献で説明されている。

組成の異なる半導体がそれぞれ固有のエネルギー・ギヤ
ツブへを有し、ｅＶで表わされるエネルギー・ギャップ
Ｅｇが電圧の次元を持っていることは言うまでもなく周
知である。しかしながら、前述したように半導体が固有
のエネルギ−１ギャップＥｇを持ち、この温度依存性が
小さいことに着目し、これを基準電圧源として利用した
例はいまだ例をみない。

本実施例はこのような半導体物性の基礎から出発して成
されたものであるので、本発明の詳細な説明はまずは半
導体の物性を引き合いにして本発明の原理的なところか
ら始める。なお、半導体の物性については、多くの文献
でかなり丁寧に説明されているので、以下その文献の一
つであるＳ。

Ｍ、ＳＺＥ著、’　Ｐｈｙｓｉｃｓ　ｏｆ　Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ　”、１９６９年Ｊｏ
ｈｎ　Ｗｉ　ｌｅｙ　＆　５ｏｎｓ社発行、特１ｃｃｈ
ａｐｔｅｒ　２　”Ｐｈｙｓｉｃｓ　ａｎｄ　Ｐｒｏｐ
ｅｒｔｉｅｓｏｆ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒｓ　−
Ａ　Ｒｅｓｕｍｅ　’　１１頁〜６５頁の助けを借りて
簡単に説明する。

巳色竺−二２！！’；ｆ　Ｅ　（Ｄ及黒半導体の組成物
としてはさまざまなものがあるが、そのうち現在工業的
に利用されている半導体として代表的なのがゲルマニー
クム（Ｇ　ｅ　）　＋　シリコン（Ｓｉ）の非化合物半
導体とガリュクム・・ひ素（ＧａＡｓ　）化合物半導体
である。これらのエネルギーφギャップＥｇと温度との
関係は前述の著書２４頁で説明されており、これを第１
図に昇揚する。

第１図から理解されるように、Ｇｅ、ＳｉおよびＧａＡ
ｓのＥｇは常温（３００Ｋ　）で、それぞれ、０．８０
（ｅＶ）、１．１２（ｅＶ）および１．４３（ｅＶ）で
ある。またその温度依存性は、それぞれ、０．３９　（
ｍ　ｅ　Ｖ／Ｋ　）、０．２４　（ｍ　ｅ　Ｖ／　Ｋ）
および０．４３（ｍｅＶ／Ｋ）である。従って、これら
のエネルギー・ギャップＥｇに相当する或いはそれ忙近
い値の電圧を取り出すことによって、前述したＰＮ接合
ダイオードの順方向電圧降下ｖＦやＩＧＦＥＴのしきい
値電圧Ｖｔｈが持つ温度依存性より１桁も小さい温度依
存性を持つ基準電圧発生ＩＡ−置が得られる。さらに、
得られる電圧は半導体固有のエネルギｍ−ギャップＥｇ
で決まり、例えばＳｉでは常温で約１．１２（Ｖ）と他
の要因とはほぼ無関係に定められ、製造条件等のバラツ
キに左右されにくい基準電圧を得ることが可能である。

では、この半導体のエネルギー・ギャップＥｇに相当す
る電圧はいかなる原理に基すいて取り出すことができる
か、その−例を説明する。

半導体にドナーおよびアクセプター不純物をドープした
場合のエネルギー準位の状態はよく知られている。なか
でも本発明で注目したところは、Ｎ型およびＰ型半導体
の７エルミ・エネルギーの位置するところが、真性半導
体のフェルミ・エネルギー準位Ｅｊを基準にして、それ
ぞれ伝導帯および価電子帯に向けて２分されるという物
性である。そして、アクセプターおよびドナー不純物の
濃度が高ければ高い程、真性半導体の７工ルミ単位Ｅｉ
から一層離れる傾向で、Ｐ型半導体の７工ルミ単位Ｅｆ
ｐは価電子帯の最上限準位Ｅｖに近づき、Ｎ型半導体の
フェルｒ準位Ｅｆｎは伝導帯の最下限準位Ｅｃに近づき
、両フェル扛準位の差（Ｅｆｎ−Ｅｆ、　）をとれば、
これは半導体の持つエネルギー・ギャップＥｇにより近
づくことになり、その温度依存性もエネルギー・ギャッ
プＥｇのそれに近くなる。詳しくは後述するが不純物濃
度が高ければ高い程（Ｅｆｎ−Ｅｆｐ）の温度依存性は
小さくなり、飽和濃度にできるだけ近い濃度にすること
が好ましい。

フェルミ単位Ｅｆｎ　ｐ　Ｅｆｐはドナーおよびアクセ
プター不純物の濃度だけでなく、ドナーおよびアクセプ
ター準位ＥｄおよびＥａ＆Ｃも関係し、この準位Ｅｄ、
Ｅａは不純物材料によって異なる１、準位ＢｄおよびＥ
ａがそれぞれ伝導帯および価電子帯に近い程、フェルミ
準位ＥｆｄおよびＥｆａもそれぞれに近づく。言い換え
れば、ドナーおよびアクセプターの不純物準位Ｅｄｌｆ
が浅い程、７工ルミ準位の差（Ｅｆｎ　”ｆｐ　）は半
導体のエネルギー１１ボヤップＶ、−π祈ンｔ、ｔＡへ
ドナーおよびアクセプターの不純物単位Ｅｄ。

Ｅｆが真性半導体のフェルミ・レベルＥｉに近い程、す
なわち深い程フェルミ単位の差（Ｅｆｎ−Ｂｆｐ’）は
半導体のエネルギー・ギャップＥｇからより離れる。し
かしながら、このことは必ずしも温度依存性が悪くなる
ことを意味しているのではなく、フェルミ準位の差（Ｅ
ｆｎ−Ｂｆｐ）の絶対値が小さくなることを意味してい
る。従って、フェルミ準位の差（Ｅｆｎ　−Ｅｆｐ　）
は、半導体材料および不純物材料固有のものであり、別
の見方をすれば半導体のエネルギー・ギャップＥｇとカ
テゴリを異にした、ギャップＥｇと並ぶ基準電圧源と戒
り得る。すなわち、フェルミ準位の差（Ｅｆｎ−Ｅｆｐ
）は、それ自体で、ＰＮ接合の順方向電圧降下ＶＦやＩ
ＧＦＥＴのしきい値電圧Ｖｔｈよりも温度依存性が小さ
く、また製造バラツキに左右されにくい基準電圧源とな
り得、浅いドナー及びアクセプタ準位Ｅｄ、Ｂｆを示す
不純物材料を使用して７工ルミ単位の差（Ｅｆｎ−Ｅｆ
ｐ）を取り出すことが、半導体のエネルギー・ギャップ
Ｅヶにｉ［近い値の電圧を取り出す一つの方法となり得
る訳である。一方、得られる電圧値の設定に関して言え
ば、半導体のエネルギー・ギャップに相当するだけの比
較的大きい基準電圧を得ることを目的とする場合には、
浅い準位を示す不純物を使用し、比較的小さい基準電圧
を得ることを目的とする場合には深い単位を示す不純物
を使用すれば良い。

フェルミ準位Ｂｆとドナー準位Ｅｄ、アクセプタ準位Ｅ
。、ドナー濃度Ｎｄ、アクセプタ濃度Ｎａおよび温度Ｔ
との関係については第２図および第３図を参照して更に
詳しく説明するが、それに先立ち、Ｇｅ、ＳｉおよびＧ
ａＡｓ半導体に対し℃各不純物がどのような準位を示す
かを理解し、本発明ではそれらの不純物をいかに利用す
るかを理解するために、前述の文献第３０頁のデータを
第４図として昇揚し、説明を加える、 第３図（ａ）　、　（ｂ）および（Ｃ）は、それぞれ、
Ｇｅ。

ＳｉおよびＧａＡｓに対する各種不純物のエネルギー分
布を示す図であり、各図における数字は、破線で表わさ
れたギャップの中心Ｅｉから上側に位置する準位につい
ては伝導帯の最下限単位ＥＣからのエネルギー差（ＥＣ
−Ｅｄ）を示し、下側に位置する準位については価電子
帯の最上限準位Ｅｖからのエネルギー差（Ｅａ−Ｅｖ）
を示し、その単位はいずれも（ｅＶ）である。

従って、同図において小さい数値で示された不純物材料
はその単位が伝導帯の最下限準位ＥＣ着しくは価電子帯
の最上限準位Ｅｖに近いことを表わしており、エネルギ
ー・ギャップＥｇに近い電圧を得る不純物としてふされ
しい。例えば現在量もひんばんに所用されているＳｉに
対しては、Ｌｉ　、Ｓｂ　、Ｐ、ＡｓおよびＢｉのドナ
ー不純物およびＢ、ＡＩおよびＧａのアクセプター不純
物の示す準位差（Ｅｃ−Ｅｄ）、（Ｅａ−Ｅｖ）が最も
小さく、それぞれの準位差はいずれもＳｉのエネルギー
・ギャップＥｇの約６％以下である。

これらの不純物を使用したＮ型ＳｉおよびＰ型Ｓｉのフ
ェルミ準位の差ＣＥｆｄ　−Ｅｆａ）は、０　’Ｋから
の温度変化を無視すれば、５４のエネルギー・ギャップ
Ｅ　の約９４％〜９７％となり、はぼＥｇに等しい値と
なる。また、上記不純物の次に小さ−Ｓ位差（Ｅｃ　Ｅ
ｃｌ）−（Ｅａ−Ｅｖ）を示すドナー不純物はＳ　（Ｅ
ｇの約１６％）で、アクセプター不純物はＩｎ（Ｅｇの
約１４％）であり、各不純物を使用したＮ型Ｓｉおよび
Ｐ型Ｓ１の７工ルｒ準位の差（Ｅｆｄ　−Ｅｆａ　）は
ＯＫにおいて約０．８５Ｅｇとなり、Ｓｉのエネルギー
・ギャップＥｇのずれは約１５％にも及び、上述の不純
物に対してずれは極端に開くことが判る。

以下余白 ｌ／ 従って、Ｓｉのエネルギー・ギャップＥｇにほば等しい
電圧を得るためのＰ型およびＮｌｊ！ＩＳｉの不純物材
料としては、Ｌｉ、Ｓｂ＋Ｐ、ＡｓおよびＢｉのグルー
プから選択された１つのドナー不純物およびＢ、Ａ４お
よびＧａのグループから選択された１つのアクセプター
不純物が好適であり、その他の不純物はＳｉのエネルギ
ー・ギャップＥｇよりかなり小さい電圧を得る目的に好
適であろう。

７工ルミ準位Ｅｆの物性 次に、フェルミ準位の差（Ｅｆｎ−Ｅｆｐ）について、
第２図を参照して物性的な説明をする。第２図は半導体
のエネルギー準位を示す図であり、同図（ａ）および（
ｂ）はそれぞれＮ型半導体のエネルギー薄位モデルとそ
の温度特性を示し、同図（ｃ）および（ｄ）はそれぞれ
Ｐ型半導体のエネルギー準位モデルとその温度特性を示
している。

半導体中のキャリアはドナーの不純物Ｎｄのうち、イオ
ン化して生じた電子ｎｄと価電子帯より励起された電子
及びホールのペアーである。不純物Ｎｄが十分大きい時
は励起された電子及びホールのペアーが無視でき、伝導
電子の数ｎはｎ＋ｎｄ　・・・・・・（１） となる。ｎｄはドナー準位にトラップされる確率から、
またｎは、伝導帯に存在する電子数からめられ、各々 となる。ここで、 ｈ＆ ｈ；ブランク定数、ｍ＊；電子の有効質量これより、 となり、 ・・・（５） となる。

ここで、フェルε・準位は、ＥＣに接近した位置にある
場合を相定しているから（５）式の第一項は無視できて となる。

この式の示すところは温度が低い時はもちろん、フェル
ミ準位は伝導帯の下端とドナー準位の中間に位置し、温
度の依存性は、ＥＣの温度特性にほば等しくなる。

但し、温度が十分高（なった場合には１価電子帯から励
起された電子とホールのペアーから多動となり、不純物
の影響は少な（なり、フェルミ・単位は真性半導体の準
位Ｅ、に近ずく。以上の関係を示したものが、第１図（
ｂ）である。

第１図（ｃ）のようなアクセプター不純物だけを含んだ
Ｐ型半導体の場合も全（同様で、低温の時及び、アクセ
プター不純物濃度が大きい場合には。

フェルミＳ位は、価電子帯の上端とアクセプター準位の
中間にほぼ位置し温度が高くなると真性半導体のフェル
ミ・準位に近づいていく。

この関係を示したものが第１図（ｄ）である。

フェルミ準位Ｅｆの温度特性と不純物濃度との関係−具
体例 ７工ルミ準位Ｅｆｐ　、Ｅｆｎの温度依存性と不純物濃
度との関係について物性的な説明をしたが、次に、現在
最も多（実用されているＳｉ半導体を具体例として、前
述の著書３７頁のデータを参考にして、実用化する際の
フェルミ単位の差（”ｆｎ−Ｅ（ｐ）とその温度依存性
について説明する。第３図にそのデータを昇揚する。

通常のＳｉ半半導体集口回路製造プロセスおいて不純物
材料としてはもっばらボロンＢ、すｙＰが使用され、そ
の不純物濃度の高いところでは１０”（ａｔｏｍｓ／ｍ
’）であるが、不純物濃度をそれより２桁低い１０”（
ａｔｏｍｓΔが）としても、第３図から読み取れるよう
に、Ｎ型半導体とＰ型半導体のフェルミ・準位の差（Ｅ
ｆｎ−Ｅｆｐ）は、３００゜Ｋにおいて０．５−　（−
０，５）　−１，０（ｅＶ）であり、同温度でのエネル
ギーギャップＥ　ｇ”　１．１　ｅＶ　Ｋ比較的近い値
となる。温度に対する変化は２００゜Ｋから４００°Ｋ
（−７０℃〜１３０℃）の範囲で、約１．０４（ｅＶ）
からｏ、５６（ｅＶ）　の変化で、変化率は、０．９（
ｍＶ／’Ｃ）　である。これは先に述べたＩＧＦＥＴの
しきい値電圧Ｖｔｈ及び、ダイオードの順方向降下電圧
ｖＦの温度に対する変化率が２〜３ｍＶ／’Ｃであるの
に対し約１／３の小さい値である。

不純物濃度が１０”０Ｘ−３以上であればシリコン・エ
ネ＃ｄｆ−ｄｆ−ｗｙプ（Ｅｇ）　Ｓ　ｔ−１−１（Ｖ
　）　Ｋはば等しくなり、温度の変化率は約０．２ｍＶ
／’Ｃとなり、十分小さい値となる。

従りて、不純物濃度は約ＩＱ”０１−３以上であれば少
（共従来より１／２〜１／３に小さくされた温度依存性
を得ることができ、更に好ましくはｌ　Ｑ　”　０１−
３以上（約１７１０に改善）、更に最も好ましくは飽和
濃度である。

理と実例 では、このフェルミ準位の差（Ｅｆｎ−Ｅｆｐ）に相当
する電圧はいかなる原理に基すいて取り出すことができ
るのか、その−例は、同−半導体基体表面に形成された
導電型の異なる半導体ゲート電極を有する２つのＭＯＳ
ＦＥＴのしきい値電圧Ｖｔｈの差を利用することである
。以下その具体例を説明する。

第５図は各ＦＢＴの概念的な断面構造を表わしたもので
ある。以後簡単のため、Ｐ＋型半導体をゲート電極とし
たＭＯＳ）ランジスタをＰ＋グー）ＭＯＳ、Ｎ＋型半導
体をゲート電極としたＭＯＳトランジスタなＮ＋ゲグー
ＭＯ８と菖うこととする。第６図は、一般の０ＭＯ８製
造工程において上記Ｐ÷ゲグーＭＯ８及び、Ｎ＋ゲグー
ＭＯ８が何ら〆の工程の変化及び追加をすることなく、
製造できることを示す主要１糧の断面図である。

第７図は、実際に回路構造上使用されるパターンを、Ｐ
−チャンネルＭＯＳトランジスタの場合について、断面
構造と合せて、猜わしたものである。

第７図において、セルフ・アライン構造とするために、
ゲート電極のソース及び、ドレインに接した両端部には
、この場合Ｐ−チャネルーＭＯＳトランジスタであるか
ら、Ｐ＋ゲートＭＯＳ。

Ｎ＋ダグ−ＭＯＳの両者ともＰ不純物が拡散される。ゲ
ート電極の中央には、Ｐ＋グー）ＭＯＳはＰ型不純物が
、Ｎ＋ダグ−ＭＯＳはＮ型不純物が拡散される。前記の
ソース及びドレインと接した両端部と中央の領域との間
には、何も不純物を拡散しない領域工を設けて、Ｐ十グ
ー）ＭＯＳとＮ＋ダグ−ＭＯＳの相違点が単にゲート中
央の領域のＰ型中導体であることと％Ｎ型半導体である
ことのみになるよう配慮されている。

さらに、セルフ・アラインのためにとったゲートのｐＩ
Ｓｌ！不純物拡散領域が、マスクの合わせの誤差により
、製造時において、左右（ソース側あるいはドレイン側
）の一方に片寄ったことによるＭＯＳ）ランジスタの実
効的なチャネル長のずれ（変化）が極力少な（なるよう
に、ソース領域とドレイン領域の列を交互に配置し、か
つ全体的に左半分と右半分がチャンネル方向に対して線
対称となるように配置される。従って、マスク合わせの
チャンネル方向に対する（左右）のズレが各列のＦＥｆ
ｆ’の実効チャンネル長に変化を及ぼしても、並列に接
続された各列のＰ＋グー）ＭＯＳとＮ＋ダグ−ＭＯＳの
平均的な実効チャンネル長は、全体的にズレが相殺され
ほば一定となる。

第６図は、通常のシリコングー）０ＭＯ８製造プロセス
において、いかにしてＰ＋グー）ＭＯＳ及びＮ”ゲ−）
ＭＯＳが構成されるかを示したものである。

（ａ）図において、１０１は比抵抗１Ω錆〜８Ω伽のＮ
型シリコン半導体で、その上に熱酸化膜１０２ツチング
技術により、選択的に拡散のための窓をあける。Ｐ型不
純物となるボロンを５０ＫｅＶ〜２００ＫｅＶのエネル
ギーで１０　”　〜１０　”　ａｍ−”程度の量でイオ
ン打込みを行い、その後８時〜２０時間程度熱拡散して
ＮチャンネルＭＯＳ）ランジスタの基板であるＰ−フェ
ル１０３を形成する。

（ｂ１図において、熱酸化膜１０２を除去し、熱酸化膜
１０４を１１１ｍ〜２μｍ程形成しＭＯＳ　）ランジス
タのソース、ドレインおよびゲートとなる領域をエツチ
ングにより除去する。その後３００λ〜１５００Ａ程度
のゲート酸化膜１０５を形成する。

その上に多結晶Ｓｉ　１０６を２０００Ａ〜６０００Ａ
程成長させ、ＭＯＳ）ランジスタのゲート部を残してエ
ツチングにより除去する。

（ｃ）図において、気相成長くより酸化膜１０７を形成
し、Ｐ型不純物を拡散する領域なホトエツチング技術に
より除去する。その後、１０２０〜１０　”鋸−３程の
高濃度のＰ型不純物となるボロンを拡散し、Ｐチャンネ
ルＭＯＳトランジスタのソース。

ドレイン領域１０８を形成し、同時にＰ型半導体のゲー
ト電極を形成する。

（ｄ１図において、先と同様に気相成長により酸化膜１
０９を形成し、Ｎ型不純物を拡散する領域なホトエツチ
ング技術により除去する。その後、１０２０〜ｌＯ−程
度の高濃度のＮ型不純物となるリンを拡散し、Ｎチャン
ネルＭＯＳ）ランジスタのソース、ドレイン領域１１０
を形成し、同時ＫＮＮ型半導体ゲート電極を形成する。

（ｅ１図において、酸化膜１０９を除去し、気相成長に
より４０００Ａ〜８０００Ａ穆度の酸化膜１１１を形成
し、電極取り出し部をホトエツチング技術により除去す
る。その後、金Ｍ（Ａｎを蒸着し、ホトエツチング技術
により電極配線部分１１２を形成する。

（ｆ）図において、気相成長により１μｍ〜２μｍの酸
化膜で榎う。

次に、ゲートは電極として半導体を用いたＭＯＳトラン
ジスタのしきい値電圧について、第８図に従って説明す
る。まずＰ＋グー）ＭＯＳの場合については、第８図（
ａ）のエネルギーバンド図よりφＭ φ。

であることが示される。

但しここで　■Ｇ；半導体基板とゲート電極（ｐ＋牛導
体）との電位差 Ｘ　；電子親和力、Ｂｇ；エネルギー・ギャップ φ８；Ｎ８；Ｎ型半導の表面ポテン シャル φ２Ｆ＋；真性半導体のフェルミ・ポテンシャルを基準
としたＰ型中 導体の７エルミ・ポテンシャル φ２；真性半導体のフェルミ・ポテ ンシャルを基準としたＮ型半 導体基板のフェルミ・ポテン シャシ ｑ　；電子の単位電荷 ■。；絶縁物に加わる電位差 Ｅｃ；伝導帯のエネルギー準位の下 限 Ｅｖ；価電子帯のエネルギー単位の 上限 Ｅｉ；真性半導体のフェルミ・準位 （７）式において、ゲート電極の仕事関数をポテンシャ
ルで表わしてφＭＰ十とし、又半導体の仕Ｊ＃ＩＥ数を
同様にφ８１とすると であるから、 Ｖｏ−−ＶＧ＋φＭ−φ８ゴーφｇ　・”（１０となる
。

また第８図（ｂｌの電荷の関係より −ＣＯＸ・Ｖｏ＋Ｑｓｓ＋Ｑｉ＋Ｑａ＝０　”’αυで
ある。ここで ＣＯＸ；単位面積当り、絶縁物の容量 Ｑｓｓ；絶縁物中の固定電荷 ＱＢう半導体基板中不純物のイオン 化による固定電荷 Ｑｌ；チャンネルとして形成された キャリア 顛、αυより −ＣＯＸ（−Ｖｏ十φＭＰ＋−φ８−φ５ｒｆ）＋Ｑｓ
ｓ　＋Ｑｉ　＋Ｑｐ　−０・”０３となる。

チャンネルＱ＋ができる時のゲート電圧■。が、しきい
値電圧であるから、Ｐ＋グー）ＭＯ８Ｌきｃｏｘ　ｃｏ
ｘ　””３ この時φ８−２φ２である。

以下同様にして、Ｎ＋ゲグーＭＯ８）ランジスタにおい
てはゲート電極の仕事関数φＭＮ＋のみの相違で である。従ってそのしきい値電圧ＶｔｈＮ十はここでφ
８−２φＦ となる。

これよりＰ＋ゲートＭＯＳとＮ＋ゲグーＭＯ８のしきい
値電圧の差Ｖｔｈｐ”−ＶｔｈＮ＋は、ｖｔｈｐ””−
■ｔｈＮ”φＭＰ＋−φＭＮ”−φＦＰ”−φＦＮ＋・
・・０ｅ となり、ゲート電極を構成している牛導体のフェルミ・
ポテンシャルの差になる。これは第８図において（ａ）
　、　（ｃ）を比較して、同じ電位分布になる時のゲー
ト電圧が、ゲート電極の仕事関数差であり、フェルミ・
準位の差になっていることで容易に理解できる。

以上の説明は、Ｐ−チャンネル型ＭＯ８）ランジスタの
例′とした場合であるが、Ｎ−チャンネル型ＭＯ８）ラ
ンジスタの場合も全く同様である。

次）ＣＭＯＳ）ランジスタのＶｔｈの差を取り出す回路
について説明する。

以下に説明する回路は上述した７工ルミ準位の差（Ｅｆ
ｎ−Ｅｌｐ’）を取り出すための一方法となり得るが、
その他一般的に、異なるＶｔｈを持つＦＥＴのＶｔｈの
差に基ずく電圧を基準電圧として利用する基準電圧発生
装置として応用できる。

第９図（ｂ）は、ＭＯＳ）ランジスタのしきい値電圧に
対応する電圧を発生する回路である。Ｔ、ＩＴ之はドレ
インとゲートが共通に接続された。いわゆるＭＯＳダイ
オードを構成している。

Ｉｏは定電流源、Ｔ、、Ｔ、は異なるしきい値電圧Ｖｔ
ｈｌ　、Ｖｔｈ２とほぼ等しい相互コンダクタンスβを
持つＭＯＳＦＥＴであり、各々のドレイン電圧なＶ、、
Ｖ、とすれば ■。−−β（Ｖ＋　−Ｖｌ）Ｂ　）” 一−β（Ｖｚ　−Ｖｔｈｘ　）　”　−Ｑ７１であるか
ら ｖ、　−Ｖｔｈ＋　＋ｐ暦／Ｉ　−ｔＪ＆Ｖ、−ｖｔｈ
、十Ｊ２　Ｉ。／ｌ／　−０９となり、ドレイン電圧の
差をとれは、しきい値電圧の差を取り出すことができる
。

定電流源としては、十分大きな抵抗を使っても良く、特
性のそろったものであれば、拡散抵抗。

多結晶Ｓｔ抵抵抗ベイオン打込によって作られた抵抗、
ＭＯＳ）ランジスタによる抵抗を使用することができる
。

この回路でＴ、、Ｔ、として先に説明したＮ＋ダグ−Ｍ
ＯＳ及びＰ＋ゲートＭＯＳを使用すれば、しきい値電圧
の差とほぼ等しい値の、Ｎ型半導体とＰ型半導体のフェ
ルミ・準位の差（”’ｆｎ−Ｅｆｐ）を取り出すことが
できる。

なお、ゲート電極の組成を変えること以外にも、例えば
チャンネルへのイオン打込み、ドープド・ゲート・オキ
サイド、ゲート絶縁膜の厚さの変更等により異なるしき
い値電圧を持たせることが可能であるが、これを第９図
の回路に適用すれば、イオン打込み量に対応したしきい
値電圧の差、ゲート絶縁膜中忙ドーグされた不純物量お
よびゲート絶縁膜の厚さに応じたしきい値電圧の差を同
様に基！ｓ！圧として取り出すことができる。

例えばイオン打込み法は、打込み量が電流の形でモニタ
ー出来るため、不純物濃度の精度が、通常の拡散に比較
して極めて良いことは公知のところであるが、第１０図
はこの様子を示したものである。イオン打込み以前のＭ
ＯＳ）ランジスタの特性がＴ、であるとして、それが製
造時に個々にバラツキ、イオン打込み後にΔＶｔｈだけ
のしきい値の変化し、個々にバランいたとしても、両者
のしきい値電圧の差であるΔｖｔｈは、イオン打込み量
で決まるために極めてバラツキが少なく、同様に製造バ
ラツキの少ない基準電圧として使用できる。つまり、イ
オン打込みをしないＭＯＳ）ランジスタＴ、のしきい値
電圧なＶｔｈｘとすると０９式同様 であり、イオン打込みによる基板の固定電荷の増分をΔ
Ｑ、とするとイオン打込みされたＭＯＳ）ランジスタＴ
、のしきい値電圧Ｖｔｈ２はとなり となる。このしきい値電圧の差電圧の温度変化は、ΔＱ
Ｂがほとんど温度変化に対して一定であるため、極めて
小さい。

またイオン打込み量によって基ｓ′ｆｉＬ圧が自由に変
えることができ、シングル・チャンネルＰｗｔｏｓ製造
工程でも容易に実現することができるのも大きな利点で
ある。

以下余白 −二 第１１図および第１２図は、異なるしきい値電圧を持つ
ＦＥＴをＭＯＳダイオード形式に直列に接続して、しき
い値電圧の差を取り出す回路例である。Ｔ、はしきい値
電圧Ｖ、ｈ１＃　’ｒｔはしきい値電圧■ｔｈｅを持っ
ているとする。

抵抗Ｒ３がＴ、のインピーダンスに比較して十分大きく
、抵抗Ｒ１がＴ、のインピーダンスに比較して十分大き
い条件では Ｖｔ　−Ｖｔ　＋Ｖ、）、１−−−−−−＋２３Ｖ　＋
　＊　Ｖ　＠　ｈ２　・・・・・・（至）ゆえに、■！
　”ｔｈｌ−ｖｔｈｅ　・・・・・・（ハ）となる。

第１３図１８＋は、容量の両端子忙しきい値電圧に対応
する電圧を加え、容量に保持された電圧を差電圧として
取り出すものである。第１３図１８＋はその動作タイミ
ングを表わしたものである。クロックパルスφＩにより
Ｔｓ　、Ｔｓをオンさせて容量ｃ、　ＶＣ’ｒｔ　、　
’ｒ、　（Ｆ’ｌＬＪイ値［圧Ｖｔｈ１．　Ｖｔｈ。

の差電圧をチャージする。

φ、が切れた後、クロックφ、によりＴ、をオンさせＣ
３のノード■を接地する。この時Ｃ，Ｋはしきい値電圧
の差電圧が保持されているから、ノード■にはその電位
をそのままでる。後で述べるような電圧検出回路に使用
する場合には、この時のノード■の電位をそのまま基準
電圧として使用することもできる。がより一般的な形で
使用できるためＫは、クロックφ、が入っている時間内
にクロックφｓＫよってトランスＯミツシツンゲ−）Ｔ
ｓ　、Ｔ、をオンさせて、容量Ｃ，にその電位をとり込
み、演算増幅器５の逆相入力（−）へ出力を全面帰還し
た、いわゆるボルテージ◆フォロアで受ければ、その出
力として、十分内部インピーダンスの低い状態で、’ｒ
、、’ｒ、のしきい値電圧の差が基準電圧として得られ
る。

第１４図は同様に容量Ｃ１を利用した基準電圧発生装置
である。クロックφ、によりＴｓをオンさせる。この時
Ｔ、はクロックφ、によりオフ状態である。ノード■の
電位はノード■の電位よりＴ、のしきい値電圧Ｖｔｈｌ
だけ下がり、ノード■の電位はノード■の電位よりＴ、
のしきい値電圧■ｔｈｇだけ下がり、容量Ｃの両端には
両者の差電圧がチャージされる。次にφＩによりＴ、を
オフし、φ！によりＴ、をオンさせるとノード■にしき
い値電圧の差電圧が得られる。

第１５図は、第１３図の回路で使用される公知の演算増
幅器を示したものである。Ｔ、、Ｔ、は差動増幅回路を
構成している差動対であり、ＴＩ。

Ｔｓはその能動負荷である。Ｔ、は、Ｔｓ　、Ｔ＜Ｋよ
るバイアス回路と共に定電流回路を構成している。ＴＩ
　、Ｔ？はＴ、を定電流源負荷とするレベル・変換兼出
力バクファー回路である。図ではｃ−Ｍｏｓでの回路構
成例を示したが、シングル−チャネルＭＯ８でも構成で
きることは言うまでもない。

またこの演算増幅器において、差動増幅回路を構成する
差動対Ｔ、、Ｔ、Ｋ、先に述べた方法により異なるしき
い値電圧■ｔｈｔ　’　”ｔｈｇ　を持たせることによ
り、そのしきい値電圧の差を基準電圧として利用あるい
は取り出すことができ、これは従来にみられない演算増
ｌｌｌ１Ｉ器の応用である。

第１６図は、その差動部分のみを取り上げて一般的な演
算増幅器を概略的に表わしたものであるが、ここでＭＯ
Ｓ）ランジスタＴ、、Ｔ、は各々異なるしきい値電圧■
ｔｈｌ　ｅ■ｔｈ２を持っており、それ以外の特性は等
しいものとする。また入力側に表われた（−）　、　（
＋）の符号は各々、出力に対して逆相、同相となるこ山
味するものである。

Ｔ、の入力をＶ、、Ｔ、の入力を■、とすれば、Ｖ＋　
−■ｔｂｌ＝　Ｖｔ　Ｖ１ｈ２　ツマリ■ｉ　’ｔ””
ｔｈｔ　ＶｔｈＳ　−・・・・・ｗの条件を境として、
出力レベルが変化する。

演算増幅器はしきい値電圧の差電圧分の入力オフ・セッ
トを持たせ、入力のいずれか一方を接地あるいは、電源
に接続すれば、このオフ・セット電圧を基準電圧とする
コンパレータとして動作させることができる。従って第
１６図に示すように、（−）入力端子に出力を接続しく
＋）入力端子な接地すれば、出力ｏｕｔＫはしきい値電
圧の差が得られる。この場合演算増幅器の動作をさせる
ためには、Ｔ、はデプレクシ冒ン・＋−ドであることが
必要である。例えばＴ１にＰ＋ゲグーＭＯＳ。

Ｔ、ＫＮ＋ゲーグーＯ８を使用する場合には、両方のＭ
ＯＳＦＥＴのチャンネル部に同一の条件でイオン打込み
を行って、ディプレッジジン型とすれば良い。

第１７図は、第１６図における演算増幅器を使って、基
準電圧を任意に設定できるよう和したものである。出力
を分圧手段Ｒ，，Ｒ，を通して（−）入力に帰還させれ
ば、その分圧比をｒとすれば、出力電圧■。は ■ｔｈｘ　−ｖｔｈｌ ｖｏ＝＝□　・・・・・・■ となる。分圧手段Ｒｓ、Ｒ，は線形抵抗が望ましいが、
許容できる程度に十分に特性のそろった抵抗であれば何
でも良い。

第１６図、１７図の回路はディプレッジ欝ン型ＭＯ８を
使用するのが前提であるのに対し、第１８図、第１９図
の回路はエンハンスメント型ＭＯ８でも動作可能なよう
処したものである。もちろん、ディプレッジジン型であ
っても差しつかえない。

第１８図の例は、第１６図の例と同様出力を（−）入力
に直接帰還させたもので、出力■。は、電源電圧を■Ｄ
Ｄとすれば、 ”’＝ＶＤＤ−（ｖｔｈｌ−■ｔｂｓ）　°”−＠とな
る。第１６．１７図の回路では差動対の少なく共一方を
ディプレッジ曹ン・モードにする必要があり、ケースに
よっては製造工程数を増やさなければならないことがあ
るが、Ｖｔｈの差電圧を接地電位を基準にして堰り出す
ことができる。

逆に、第１８．１９図の回路では得られる差電圧の基準
が接地電位でない方の電源電圧となるが、ＦＥＴの動作
モードの条件は特に付かない。

いずれの回路形式を採用するかはどの長短所を重くみる
かによって決めれば良い。

第１９図の例は第１７図の例と同様分圧手段Ｒ４、Ｒａ
を通して出力を（−）入力に帰還させたもので、出力は となる。

第２０図は、Ｖｔｈの差を利用した基準電圧発生装置か
らの基準電圧を比較器の一人力に加え、他の一方の入力
に被検出電圧を加え、被検出電圧の基準電圧忙対する高
低が区別できるようにした電圧検出回路である。

第２１図の例は、Ｖｔｈの差を利用した基準電圧発生装
置からの基準電圧を比較器の一人力に加え、他の一方の
入力に被検出電圧を分圧手段Ｒｅ、Ｒｏにより分圧した
電圧を加えた電圧検出回路である。

分圧比をｒ、基準電圧な■ｒｅｆ、検出レベルをｖｓｅ
ｎｓｅとすると となり、分圧比ｒにより検出レベルｖ、ｅ□。を任意に
設定できる。

第２２図の例は、Ｖｔｈの差に相当するオフ・セットを
持った演算増幅器を用いて、先に説明したようにオフ・
セット電圧を基準電圧として利用した電圧検出回路であ
る。またＲ＋ｔ−Ｒ□は第２１図の例と同じ分圧手段で
ある。

第２０．２１．２２図の例において被検出電圧を電源電
圧とすればバッテリーを電源として使用するシステムに
おいては、バッテリーチェッカーとして利用できる。第
２２図の電圧検出回路を電子時計のバッテリ・チェッカ
ーに応用した具体例を第２９図に示すが、詳しい説明は
後述する。

第２３図の例は、安定化電源回路に応用したものである
。基準電圧発生回路は先に述べたいくつかの方法で構成
したものであり、Ｒ，、ｌＲ，、により安定化出力の一
部と基準電圧とを比較し、一致するようにＴ’ｔｏのゲ
ート電圧を制御し、出力電圧を安定化する。演算増幅器
は、その特性が許容される範囲で何を使っても良い。

第２４図の例は第２３図の例でＴ、。にＭＯＳ）ランジ
スタを使用したのく代えてバイポーラ・トランジスタＴ
Ｒ，を使用したものである。

第２５図の例は第１６図の例で示したオフ−セット電圧
を持った演算増幅器を使用したものである。Ｔ□は当然
ＭＯ８）ランジスタであってもバイポーラトランジスタ
であっても、接合型電界効果トランジスタであっても良
い。

第２６図の例は、Ｔ、とＴｍのしきい値電圧の差によっ
て決定される定電流回路である。

Ｔｚ　、Ｔｔは同一の相互コンダクタンス−な持ち、し
きい値電圧は各々異なるＶｔｈｌ　ｅ　Ｖｔｈｊである
。抵抗Ｒ２゜がＴｌのインピーダンスに比較して十分高
ければ、Ｔ、のドレイン電圧（＝ゲート電圧）Ｖ＋はＶ
ｔｈ□とほば等しくなる。

Ｔ、が飽和領域の時は、Ｔ、に流れる電光重。

は ■＝−β（Ｖｔｈｔ　−Ｖｔｂｓ　）”　−−−−−−
Ｃ３ｆ）となる。

第２７図の例は、Ｔ□に流れる電流ＩＫよる電圧降下工
。ｕｔＲｌＩを基準電圧■ｒｅｆと比較し、常に両者が
等しくなるようＫＴ、のゲート電圧を制御するよう圧し
た定電流回路である。

・・・・・・（至） となる。

ここで基準電圧は、先の例にもあるように演算増幅器に
オフ９セツトを持たせることによって得ても良い。

第２８図の例は、Ｔ□ｔＴ’ｓｓを同一のトランジスタ
とし、いわゆるカレント・ミラー回路を用いた定電流回
路である。

第２９図の例は、第２２図の例のバッテリ・チェッカー
を電子時計に応用した例である。

ＴＩ　ＨＴｔ　ｒ　Ｔ４１〜Ｔ４１およびＲ４，とＲ４
，は公称１．５ｖの水銀電池Ｅ、の電圧レベルをチェッ
クする回路を構成する。差動部のトランジスタ対をＰ＋
ゲート・Ｎチャネル−ＭＯＳ、Ｎ＋ゲグー・Ｎチャネル
−ＭＯ８Ｔ、、Ｔ、で構成し、両者のしきい値電圧が電
子時計の動作電源範囲である１、０ｖ〜１．５■以内に
なるように、チャネル部分にイオン打込みをほどこして
いる。

基準電圧となるしきい値電圧の差は、シリコン半導体の
場合は、約１．１■であり、バッテリーの電圧が下った
ことを検出するレベルを１．４■近辺に合せるために抵
抗手段Ｒ＋−Ｒｔの抵抗比で調整している。

このバッテリーチェッカーは、消費電流を実用上無視で
きる程度とするために１分周回路ＦＤよりタイミング回
路ＴＭを通して得られるクロック信号φにより、間欠的
に動作する。

バッテリーチェッカーの出力はＮＡＮＤゲートグーＩ　
、ＮＡ！で構成されたラッチによりスタティック（保持
され、このラッチ回路出力の論理レベルにより、タイミ
ング回路ＴＭを制御し、それＫよってモータの駆動出力
を変えて、指針の運針の方法を変えて、バッテリー電圧
の低下を表示する。バッテリ電圧の低下は指針の動きを
変えず、別に液晶や発光ダイオード等の電気光学的素子
を点滅させる等して表示することも可能である。

なお同図において、Ｏ８ＣはＣＭＯＳインバータで構成
され、ＩＣ外の部品水晶Ｘｔａｌ及び容量ＣＧＩＣＤを
一緒に含む水晶発振回路、ＷＳはその発振出力を正弦波
からく形波に変換する波形成形回路、ＣＭは秒針を駆動
するステップ・モータの励磁コイル、ＢＦ、、ＢＦ、は
ＣＭＯＳインバータで構成され励磁コイルＣＭを１秒毎
に極性を反転して駆動するためのバッファーである。

ＩＣ内の全ての回路は公称１．５ｖの水銀電池Ｅ。

で動作する。またＴＭは分周回路ＦＤの複数の周波数の
異なる分周出力およびＮＡ、、ＮＡ、で構成されたラッ
チの制御出力を入力として、任意の周期およびパルス幅
を持つパルスを発生するタイミングパルス発生回路であ
る。ＩＣは第６図に示すＳｉゲグーＣＭＯＳプロセスで
作られた指針式電子腕時計用モノリシックＳｉ半導体チ
ップである。

以上本発明について種々の実施例をもとに説明したが、
これに＠定されず、ここに記載された技術思想はその他
色々な用途の電子機器に応用されるであろう。

【図面の簡単な説明】

第１図はＧａＡｓ　、　Ｓ　ｉおよびＧｅ半導体のエネ
ルギー争ギャップＥｇとその温度依存性を示す図である
。第２図は半導体のバンド構造とフェルミ準位Ｅｆを示
す図であり、同図＋ｕ　＃　ｔｂｌはＮ型半導体、ｌｃ
ｌ　、　ｌｄｌはＰ型半導体の例を示す。第３図はＮ型
及びＰＷＳｉのフェルミ準位の、不純物濃度をパラメー
タにした温度特性を示す図である。第４図１ａｌ　、　
ｌｂｌおよび（ｃｌはそれぞれＧｅ　、　Ｓ　ｌおよび
ＧａＡｓ半導体と各種のドナーおよびアクセグタ不純物
が持つエネルギー準位の分布を示す図である。 第５図はＮ型およびＰＭ半導体のフェルミ単位の差（Ｅ
ｆｎ−Ｅｆｐ）を取り出すために使用され得るＰ＋ゲー
トおよびＮ＋ゲグーＭＯ８ＦＥＴの断面構造を概略的に
示し、左半分がＰチャンネルＦＥＴ、右半分がＮチャン
ネルＦＥＴを示している。 第６図（副乃至１ｆｌはＮ＋ゲグー（Ｂ部分）およびＰ
＋ゲート（Ａ部分）ＰチャンネルＭＯ８ＦＥＴが通常の
コンプリメンタリＭＯ８を構成するＰチャンネルＦＥＴ
（Ｃ部分）およびＮチャンネルＦＥＴ（Ｄ部分）と−緒
に製造されるのを示す。主要工程における断面図である
。第７図１ａｌ　、　ｔｌ）Ｉは夫々Ｎ＋グートＰチャ
ンネルＭＯ８ＦＥＴの平面図と断面図を、同図ｔＣ１ｌ
　ｌｄｌはＰ＋ゲグーＰチャンネルＭＯ８ＦＥＴの平面
図と断面図を示し、各平面図の矢印で示した線をその断
面図の切断線と仮定している。 第８図１ａｌ　、　ｔｂｌはそれぞれＰ＋型半導体−絶
縁物−ＮｆＪ牛導体構造のエネルギー状態と電荷の状態
を示し、同図１ｃＩ　、　ｔｄｌはそれぞれＮ＋型半導
体−絶縁物−Ｎ型半導体構造のエネルギー状態と電荷の
状態を示す図である。 第４図１ａｌ　ｐ　ｔｂｌは夫々異なるしきい値電圧Ｖ
ｔｈを持つ２つのＦＥＴのＶｔｈの差を取り出すための
ＭＯＳダイオード回路の特性図とその回路を示す図であ
り、第１０図はイオン打ち込みによってＶｔｈが変化す
る様子を示す特性図である。 第１１図及び第１２図は夫々Ｖｔｈの差を利用した基準
電圧発生回路の一例を示し、第１３図１８１は更に他の
基準電圧発生回路の一例を示し、同図１ｂ）はそのタイ
ミング信号波形を示す。第１４図乃至第１９図は更に他
の実施例にもとすく基準電圧発生回路を示す。第２０図
〜第２２図はそれらを電圧検出回路に応用した例を、第
２３図〜第２５図は電圧レギエレータに応用した例を、
第２６図〜第２８図は定電流回路に応用した例を、第２
９図は電子式腕時計用バッテリ・チェッカーに応用した
例を示している。 Ｔ・・・ＭＯＳＦＥＴ、Ｒ・・・抵抗、Ｃ・・・コンデ
ンサ、Ｘｔａｌ・・・水晶振動子、Ｏ８Ｃ・・・水晶発
振回路、ＷＳ・・・正弦波−く形波変換波形成形回路、
ＦＤ・・・２進力ウンタ多段接続分周回路、ＴＭ・・・
タイミング回路、ＣＭ・・・秒針駆動用ステップモータ
の励磁コイ＃、ＢＦ・・・ＣＭの駆動用バッファー、Ｎ
Ａ・・・ＮＡＮＤゲート、ＩＣ・・・モノリシックＳｉ
半導体集積回路チップ、φ・・・クロックパルス、Ｅｇ
・・・半導体のエネルギー・ギャップ、Ｅｖ・・・価電
子帯の最上限準位、Ｅ、・・・伝導帯の最下限準位、Ｅ
ｉ・・・真性半導体のフェルミ準位、Ｅｆｎ　、”ｆｐ
・・側型、Ｐ型半導体のフェルミ準位、Ｅｄ、Ｅａ・・
・ドナーアクセプタ準位。 第　１　図 第　３　図 ｔｃｔ）　第　２　同 第　４　図 （ａ−） 第　９　図 （Ｌ）（ｂ！ 第１１図　第１２図 第　１３　図 （σ） 第１４区 第１６図 第１７図 第　１８　図 第　１９　図 第２０図 第２１図 第２２図 第２３図 第２４図 第２５図

Claims (1)

1. 【特許請求の範囲】 １、ゲート電極のフェルミ準位差に応じたしきい値電圧
   差を持つ第１．第２　ＩＧＦＥＴを有し、このしきい値
   電圧差にもとすいて形成された基準電圧を利用して定電
   流を形成することを特徴とする定電流回路。 ２、上記第１ＩＧＦＥＴのドレインはそのゲートに直流
   的に結合され、上記第２ＩＧＦＥＴのゲート・ソース間
   に上記第１ＩＧＦＥＴが設けられ、上記第１．第２ＩＧ
   ＦＥＴのしきい値電圧差にもとすいた定電流が上記第２
   ＩＧＦＥＴのドレインに流れるようにされてなることを
   特徴とする特許請求の範囲第１項記載の定電流回路。 ３、上記第１．第２ＩＧＦＥＴのそれぞれのゲート電極
   は、互いに異なる導電型にされた半導体層部を有するこ
   とを特徴とする特許請求の範囲第１又は第２項記載の定
   電流回路。