JPS6024953B2 - Electrochromic display electronic equipment - Google Patents

Description

【発明の詳細な説明】 本発明はェレクトロク。[Detailed description of the invention] The present invention is an electroc.

ミック表示式電子機器に関するものである。ェレクトロ
クロミックディスプレイ（以下略してＥＣＤという）は
、印加電圧（または電流）の除去後も表示状態を維持す
る。The present invention relates to electronic equipment with a microphone display. Electrochromic displays (hereinafter simply referred to as ECDs) maintain their display state even after the applied voltage (or current) is removed.

いわゆるメモリー効果を有していることで知られている
。ところでこのようなＥＣＤセルを用いた電子機器にお
いて例えば、電子時計の時・分・秒と月・日などのよう
に種々の情報を一の表示体で切換えて表示することが提
案されているが、このようなモード切換えがＥＣＤセル
の消去あるいは書込みタイミング中に割込むと、消去不
足や書込み不足あるいは書込み過ぎが生じるとともに、
ＥＣＤセルの表示が新モードの情報と一致しないことも
あった。前者は特に、表示色にアンバランスをもたらし
表示品位を著しく低下させ、また書込み過ぎは、１セグ
メント当りの電荷量を増大しその電極電位差も高くして
好ましくない反応を起させ、ＥＣＤセルを劣化させる結
果となった。本発明は上述のようなモ−ド切換え時の種
々の欠点を解消するものであり、消去あるいは書込みタ
イミング中のモード切換えを旧モード時の消去あるいは
書込みタイミングの後行なうようにしたことを特徴とす
る。It is known to have a so-called memory effect. By the way, in electronic devices using such ECD cells, it has been proposed to switch and display various information, such as hours, minutes, seconds, month, and day on an electronic clock, on one display. If such mode switching interrupts the erasing or writing timing of the ECD cell, insufficient erasing, insufficient writing, or excessive writing will occur, and
Sometimes the ECD cell display did not match the new mode information. The former particularly causes unbalance in display colors and significantly reduces display quality, while excessive writing increases the amount of charge per segment and increases the electrode potential difference between them, causing undesirable reactions and deteriorating the ECD cell. The result was that The present invention is intended to eliminate the various drawbacks when switching modes as described above, and is characterized in that the mode switching during erasing or writing timing is performed after the erasing or writing timing in the old mode. do.

以下図面に従って本発明の一実施例を説明する。An embodiment of the present invention will be described below with reference to the drawings.

なお、実施例は電子時計に応用したものであり、ＥＣＤ
セルは変化するセグメントのみを消去したり書込んだり
する部分書換え方法により駆動されるものとする。第１
図は全体の構成を示すブロック図である。Note that the example is applied to an electronic watch, and the ECD
It is assumed that the cell is driven by a partial rewriting method in which only the segment that changes is erased or written. 1st
The figure is a block diagram showing the overall configuration.

発振部１及び計時論理部２は従釆周知の時計に用いられ
ているものと同様であり、計時論理部２ではモード信号
発生部３からのモード信号Ｍｉに従って計時された任意
の情報を選択しセグメント信号Ｓｉとして出力する。Ｅ
ＣＤ駆動論理部４は供給される各セグメント信号Ｓｉの
変化を検出し、表示状態から無表示状態に変化するとき
はセグメント消去制御信号ＳｉＥを、また無表示状態か
ら表示状態に変化するときはセグメント書込み制御信号
Ｓｉｗを出力する。また同時に、それぞれ消去または書
込みにおける時間中とタイミングを決定するため消去タ
イミング信号Ｅ及び書込みタイミング信号Ｗを出力し、
ＥＣＤ駆動部５においてこれらタイミング信号Ｅ、Ｗに
同期して消去または書込み処理を行なうようにしている
。ＥＣＤセル６はこれら消去または書込みにより時刻が
表示される表示体である。第２図に部分消去法における
駆動論理部２（１セグメント当り）の詳細なブロック図
を、第３図にその各部信号波形のタイムチャートを示す
。The oscillation section 1 and the timekeeping logic section 2 are similar to those used in conventional clocks, and the timekeeping logic section 2 selects arbitrary information timed according to the mode signal Mi from the mode signal generation section 3. It is output as a segment signal Si. E
The CD drive logic unit 4 detects changes in each of the supplied segment signals Si, and outputs a segment erase control signal SiE when changing from a display state to a non-display state, and a segment erase control signal SiE when changing from a non-display state to a display state. Outputs write control signal Siw. At the same time, it outputs an erase timing signal E and a write timing signal W to determine the period and timing for erasing or writing, respectively;
The ECD driving section 5 performs erasing or writing processing in synchronization with these timing signals E and W. The ECD cell 6 is a display body that displays the time by erasing or writing. FIG. 2 shows a detailed block diagram of the drive logic section 2 (per segment) in the partial elimination method, and FIG. 3 shows a time chart of signal waveforms of each part.

○タイプフリップフロツプＦＦはそのＤ端子にセグメン
ト信号Ｓｉを入力し、クロックパルス◇に同期してＱ及
びＱ様子に議出している。抵抗ＲコンデンサＣは遅延回
路を構成するものであり、Ｑ端子信号Ｑ，を所定時間遅
延する。この遅延信号Ｑ２はィンバータｌｎ，を介して
アンドゲートＡ，の−方に入力され、他のＱ端子信号Ｑ
，との論理Ｑ．，Ｑ２を取ってＱ端子信号Ｑ．の立上り
を検出すＺる。また、遅延信号Ｑ２及びＱ端子信号Ｑ，
を入力するアンドゲートＡ２は論理Ｑ，，Ｑ２を取り同
様にＱ端子信号Ｑ，の立下りを検出する。今、第３図に
示すようなセグメント信号Ｓｉが入力され、“０”で表
示状態（Ｗ）、“１”で無表示状態（Ｅ）であるとする
と、Ｑ端子信号Ｑ，の“１”への立上りＥＣＤの消去、
“０”への立下りはＥＣＤの書込みを検出することにな
る。The ○ type flip-flop FF inputs the segment signal Si to its D terminal and outputs the Q and Q signals in synchronization with the clock pulse ◇. The resistor R capacitor C constitutes a delay circuit and delays the Q terminal signal Q by a predetermined time. This delayed signal Q2 is input to the - side of the AND gate A, via an inverter ln, and is input to the other Q terminal signal Q.
, the logic of Q. , Q2 and output the Q terminal signal Q. Detect the rising edge of Z. In addition, the delayed signal Q2 and the Q terminal signal Q,
The AND gate A2 which inputs the logic Q, , Q2 similarly detects the fall of the Q terminal signal Q,. Now, if a segment signal Si as shown in FIG. 3 is input, and if it is "0" in the display state (W) and "1" in the non-display state (E), then the Q terminal signal Q is "1". Erase the rising ECD to
A fall to “0” will detect writing to the ECD.

モノマルチバイブレータＭＭ．，ＭＭ２はオアゲートＯ
Ｒ，を介して消去検出信号Ｑ，，Ｑ２ または書込み検
出信号Ｑ．，Ｑ２を入力し、順次、消去タイミング信号
Ｅ及び書込みタイミング信号Ｗを出力し、それぞれ消去
、書込みにおける時間中とタイミングを決定する。ラッ
チ回路ＬＡ，はＲ端子にィンバータｌｎ２により反転し
た消去検出信号Ｑ，，Ｑ２を入力するとともに、Ｓ端子
に消去タイミング信号Ｅを入力し、ＥＣＤの消去が検出
されたとき消去タイミング信号Ｅの間リセット状態とし
、Ｑ端子からのＩＪセット信号をセグメント消去制御信
号Ｓｉｏとして出力する。Mono multivibrator MM. , MM2 is or gate O
R, through erase detection signals Q,,Q2 or write detection signals Q. , Q2, and sequentially outputs an erase timing signal E and a write timing signal W to determine the period and timing for erasing and writing, respectively. The latch circuit LA, inputs the erasure detection signals Q, , Q2 inverted by the inverter ln2 to the R terminal, and also inputs the erasure timing signal E to the S terminal. It is brought into a reset state, and the IJ set signal from the Q terminal is output as the segment erase control signal Sio.

他方、ラッチ回路ＬＡ２はＲ端子にインバーターｎ３に
より反転した書込み信号Ｑ，．Ｑ２を入力するとともに
、Ｓ端子にオアゲートＯＲ２を介して消去タイミング信
号Ｅ及び書込みタイミング信号Ｗを入力し、ＥＣＤの書
込みが検出されたとき両タイミング信号Ｅ及びＷの間リ
セットする。そして、ここでは更に、ラツチ回路ＬＡ２
のＱ端子信号Ｑ３とィンバータｌｎ４による反転した書
込みタイミング信号ＷをオアゲートＯＲ３に入力し、書
込みタイミング信号Ｗの間のみのりセット信号を取出し
セグメント書込み制御信号Ｓｉｗとしている。以上に説
明したような、消去タイミング信号Ｅ書込みタイミング
信号Ｗ、セグメント消去制御信号Ｓｉｏ及びセグメント
書込み制御信号Ｓｉｗが第１図のＥＣＤ駆動部５に適宜
供給され、ＥＣＤセル６に任意セグメントＳｉの消去ま
たは書込みが行なわれる。さて、上述した消去タイミン
グ信号Ｅ及び書込みタイミング信号Ｗは任意のセグメン
ト信号Ｓｉに変化があるとき出力されるが、これらタイ
ミング信号Ｅ及びＷをモード信号発生部３に入力し、こ
れらタイミング信号Ｅ及びＷの入力中にモード切換えが
あるときは新モード信号Ｍｊの発生をその終了時点まで
待つようにしている。On the other hand, the latch circuit LA2 receives write signals Q, . Q2 is input, and at the same time, an erase timing signal E and a write timing signal W are inputted to the S terminal via an OR gate OR2, and when writing to the ECD is detected, a reset is performed between both timing signals E and W. Furthermore, here, the latch circuit LA2
The Q terminal signal Q3 and the write timing signal W inverted by the inverter ln4 are input to the OR gate OR3, and only the set signal between the write timing signals W is taken out and used as the segment write control signal Siw. As explained above, the erase timing signal E write timing signal W, segment erase control signal Sio, and segment write control signal Siw are appropriately supplied to the ECD drive section 5 in FIG. Or writing is performed. Now, the above-mentioned erase timing signal E and write timing signal W are output when there is a change in any segment signal Si. If there is a mode change during the input of W, generation of the new mode signal Mj is waited until the end of the change.

第４図はモード信号発生部３の要部具体例を示すブロッ
ク図、第５図は第４図各部信号波形を示すタイムチャー
トである。FIG. 4 is a block diagram showing a specific example of main parts of the mode signal generating section 3, and FIG. 5 is a time chart showing signal waveforms of each part in FIG.

スイッチ操作などに連動するモード切襖信号Ｓｍが、消
去タイミング信号Ｅ及び書込みタイミング信号Ｗ（以下
単にタイミング信号Ｅ、Ｗという）の発生中でないとき
であると、アンドゲートＡ．及びオアゲートＯＲを介し
てそのまま出力され、ここでは図示していないが更に後
段のシフトレジスタなどを動作させ新モード信号Ｍｉを
発生する。When the mode switching signal Sm, which is linked to a switch operation, etc., is not generating the erase timing signal E and the write timing signal W (hereinafter simply referred to as timing signals E and W), the AND gate A. It is output as is through the OR gate OR, and further operates a shift register at a later stage (not shown here) to generate a new mode signal Mi.

モード切襖信号Ｓｍがタイミング信号Ｅ、Ｗの発生中で
あると、アンドゲートＡ，の他方の入力はィンバータｌ
ｎによりタイミング信号Ｅ、Ｗを反転して“０”であり
遮断される。When the mode switching signal Sm is generating the timing signals E and W, the other input of the AND gate A is connected to the inverter l.
The timing signals E and W are inverted to "0" by n, and are cut off.

しかし他方、モード切換信号Ｓｍ及びタイミング信号Ｅ
、Ｗを入力するアンドゲートＡ２は導適状態で、モード
切換信号Ｓｍをクロックとしてタイミング信号Ｅ、Ｗが
ＤタイプフリッブフロップＦＦ，に読込まれる。また、
ＤタイプフリツプフロツプＦＦ２〜ＦＦ４はタイミング
信号Ｅ、Ｗの発生に対応して順次これを遅延させるもの
であり、フリツプフロップＦＦ２及びＦＦ３のＱ端子出
力Ｑ２ ，Ｑ端子出力Ｑ３の論理債Ｑ２，Ｑをアンドゲ
−トＡ３でとれば、タイミング信号Ｅ、Ｗの発生後に所
定パルス中（モード切換信号Ｓｍのパルス中に対応）の
信号が取出される。ァンドゲートへはフリップフロップ
ＦＦ，のＱ端子出力Ｑ，とアンドゲートＡ３の出力Ｑ２
，Ｑの論理簿Ｑ．・（Ｑ２，Ｑ３）をとり、いわゆるモ
ード切換信号Ｓｍを遅延した形で取出す。すなわち、オ
アゲートＯＲから取出される最終的なモード切換信号は
第５図のタイムチャートＳｍ′に示すとおりとなる。こ
うして遅延されたモード切襖信号Ｓｍ′も前述したよう
にシフトレジスタ等に入力され、新モード信号Ｍｉ（第
１図参照）を発生するが、ここでは旧モードのＥＣＤセ
ルの消去または書込み処理が終了した後であり、駆動論
理部４では旧モードと新モードの比較において通常時に
も行なわれるようにセグメント信号Ｓｉの変化を検出し
新モードでの情報を表示すべく動作する。However, on the other hand, the mode switching signal Sm and the timing signal E
, W is in a conductive state, and the timing signals E and W are read into the D-type flip-flop FF using the mode switching signal Sm as a clock. Also,
The D-type flip-flops FF2 to FF4 sequentially delay the timing signals E and W in response to the generation of the timing signals E and W, and the logic bonds Q2 and Q of the Q terminal output Q2 and Q terminal output Q3 of the flip-flops FF2 and FF3 are If this is taken by the AND gate A3, a signal during a predetermined pulse (corresponding to a pulse of the mode switching signal Sm) is taken out after the timing signals E and W are generated. The Q terminal output Q of the flip-flop FF and the output Q2 of the AND gate A3 are sent to the AND gate.
, Q's logical register Q. - Take (Q2, Q3) and extract the so-called mode switching signal Sm in a delayed form. That is, the final mode switching signal taken out from the OR gate OR is as shown in the time chart Sm' of FIG. The mode switching signal Sm' delayed in this way is also input to the shift register etc. as described above, and a new mode signal Mi (see Fig. 1) is generated, but here, the erasing or writing process of the ECD cell in the old mode is performed. After the operation is completed, the drive logic section 4 operates to detect a change in the segment signal Si and display information in the new mode, as is normally done when comparing the old mode and the new mode.

フリップフロルップＦＦ３のＱ端子出力Ｑ３とフリップ
フロップＦＦ４のＱ端子出力Ｑ４の論理積Ｑ３，Ｑ４を
とるアンドゲートＡ４の出力はフリツプフロップＦＦ，
〜ＦＦ４をリセットして初期状態に復帰させるものであ
る。The output of the AND gate A4, which takes the logical product Q3 and Q4 of the Q terminal output Q3 of the flip-flop FF3 and the Q terminal output Q4 of the flip-flop FF4, is the output of the flip-flop FF,
- This is to reset FF4 and return it to its initial state.

なお、具体的な実施例ではモード切換信号Ｓｍを遅延さ
せるものについて説明したが、これによって発生する個
々のモード信号Ｍｉそのものを直接遅延させるようにし
ても何ら差支えない。Although the specific embodiment has been described in terms of delaying the mode switching signal Sm, there is no problem in directly delaying the individual mode signals Mi generated thereby.

以上のように、本発明はモードを種々に切換えて使用す
る電子機器において、モード切換えがＥＣＤセルの消去
あるいは書込みタイミング中であれば、旧モードの処理
の終了後に新モードを切換えるようにしたものであり、
ＥＣＤの特性に伴う種々の欠点を除去し、実用的なェレ
クト。クロミック表示式電子機器が提供できる。As described above, the present invention is an electronic device that is used by switching various modes, and if the mode switching is during erasing or writing of an ECD cell, the new mode is switched after the old mode has finished processing. and
A practical elect that eliminates various drawbacks associated with the characteristics of ECD. We can provide electronic devices with chromic display.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示す全体ブロック図、第２
図は第１図の要部具体例を示すブロック図、第３図は第
２図の各部信号波形を示すタイムチャート、第４図は第
１図の他の要部具体例を示すブロック図、第５図は第４
図の各部信号波形を示すタイムチャートである。 １・・・発振部、２・・・計時論理部、３・・・モード
信号発生部、４…ＥＣＤ駆動論理部、５・・・ＥＣＤ駆
動部、６・・・ＥＣＤセル、Ｍｊ・・・モード信号、Ｅ
・・・消去タイミング信号、Ｗ…書込みタイミング信号
、Ｓｍ，Ｓｍ′・・・モード切換信号。 第１図 第４図 図 Ｎ 船 第３図 第５図FIG. 1 is an overall block diagram showing one embodiment of the present invention, and FIG.
1 is a block diagram showing a specific example of the main part in FIG. 1, FIG. 3 is a time chart showing signal waveforms of each part in FIG. 2, and FIG. 4 is a block diagram showing a specific example of another main part in FIG. Figure 5 is the 4th
5 is a time chart showing signal waveforms at various parts in the figure. DESCRIPTION OF SYMBOLS 1... Oscillator section, 2... Timing logic section, 3... Mode signal generation section, 4... ECD drive logic section, 5... ECD drive section, 6... ECD cell, Mj... mode signal, E
... Erase timing signal, W... Write timing signal, Sm, Sm'... Mode switching signal. Figure 1 Figure 4 Figure N Ship Figure 3 Figure 5

Claims (1)

【特許請求の範囲】[Claims] １ モードを切換えて種々の情報を一の表示体で切換表
示するものにおいて、ＥＣＤセルの消去あるいは書込み
タイミング中のモード切換を前記旧モードの消去あるい
は書込みタイミングの後行なうように構成したことを特
徴とするエレクトロクロミツク表示式電子機器。1. In an apparatus for switching modes and displaying various types of information on one display, the present invention is characterized in that the mode switching during erasing or writing timing of an ECD cell is performed after the erasing or writing timing of the old mode. Electrochromic display type electronic equipment.