JPS6024953B2 - Electrochromic display electronic equipment - Google Patents
Electrochromic display electronic equipmentInfo
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- JPS6024953B2 JPS6024953B2 JP8239078A JP8239078A JPS6024953B2 JP S6024953 B2 JPS6024953 B2 JP S6024953B2 JP 8239078 A JP8239078 A JP 8239078A JP 8239078 A JP8239078 A JP 8239078A JP S6024953 B2 JPS6024953 B2 JP S6024953B2
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- JP
- Japan
- Prior art keywords
- signal
- timing
- mode
- ecd
- writing
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- Expired
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】 本発明はェレクトロク。[Detailed description of the invention] The present invention is an electroc.
ミック表示式電子機器に関するものである。ェレクトロ
クロミックディスプレイ(以下略してECDという)は
、印加電圧(または電流)の除去後も表示状態を維持す
る。The present invention relates to electronic equipment with a microphone display. Electrochromic displays (hereinafter simply referred to as ECDs) maintain their display state even after the applied voltage (or current) is removed.
いわゆるメモリー効果を有していることで知られている
。ところでこのようなECDセルを用いた電子機器にお
いて例えば、電子時計の時・分・秒と月・日などのよう
に種々の情報を一の表示体で切換えて表示することが提
案されているが、このようなモード切換えがECDセル
の消去あるいは書込みタイミング中に割込むと、消去不
足や書込み不足あるいは書込み過ぎが生じるとともに、
ECDセルの表示が新モードの情報と一致しないことも
あった。前者は特に、表示色にアンバランスをもたらし
表示品位を著しく低下させ、また書込み過ぎは、1セグ
メント当りの電荷量を増大しその電極電位差も高くして
好ましくない反応を起させ、ECDセルを劣化させる結
果となった。本発明は上述のようなモ−ド切換え時の種
々の欠点を解消するものであり、消去あるいは書込みタ
イミング中のモード切換えを旧モード時の消去あるいは
書込みタイミングの後行なうようにしたことを特徴とす
る。It is known to have a so-called memory effect. By the way, in electronic devices using such ECD cells, it has been proposed to switch and display various information, such as hours, minutes, seconds, month, and day on an electronic clock, on one display. If such mode switching interrupts the erasing or writing timing of the ECD cell, insufficient erasing, insufficient writing, or excessive writing will occur, and
Sometimes the ECD cell display did not match the new mode information. The former particularly causes unbalance in display colors and significantly reduces display quality, while excessive writing increases the amount of charge per segment and increases the electrode potential difference between them, causing undesirable reactions and deteriorating the ECD cell. The result was that The present invention is intended to eliminate the various drawbacks when switching modes as described above, and is characterized in that the mode switching during erasing or writing timing is performed after the erasing or writing timing in the old mode. do.
以下図面に従って本発明の一実施例を説明する。An embodiment of the present invention will be described below with reference to the drawings.
なお、実施例は電子時計に応用したものであり、ECD
セルは変化するセグメントのみを消去したり書込んだり
する部分書換え方法により駆動されるものとする。第1
図は全体の構成を示すブロック図である。Note that the example is applied to an electronic watch, and the ECD
It is assumed that the cell is driven by a partial rewriting method in which only the segment that changes is erased or written. 1st
The figure is a block diagram showing the overall configuration.
発振部1及び計時論理部2は従釆周知の時計に用いられ
ているものと同様であり、計時論理部2ではモード信号
発生部3からのモード信号Miに従って計時された任意
の情報を選択しセグメント信号Siとして出力する。E
CD駆動論理部4は供給される各セグメント信号Siの
変化を検出し、表示状態から無表示状態に変化するとき
はセグメント消去制御信号SiEを、また無表示状態か
ら表示状態に変化するときはセグメント書込み制御信号
Siwを出力する。また同時に、それぞれ消去または書
込みにおける時間中とタイミングを決定するため消去タ
イミング信号E及び書込みタイミング信号Wを出力し、
ECD駆動部5においてこれらタイミング信号E、Wに
同期して消去または書込み処理を行なうようにしている
。ECDセル6はこれら消去または書込みにより時刻が
表示される表示体である。第2図に部分消去法における
駆動論理部2(1セグメント当り)の詳細なブロック図
を、第3図にその各部信号波形のタイムチャートを示す
。The oscillation section 1 and the timekeeping logic section 2 are similar to those used in conventional clocks, and the timekeeping logic section 2 selects arbitrary information timed according to the mode signal Mi from the mode signal generation section 3. It is output as a segment signal Si. E
The CD drive logic unit 4 detects changes in each of the supplied segment signals Si, and outputs a segment erase control signal SiE when changing from a display state to a non-display state, and a segment erase control signal SiE when changing from a non-display state to a display state. Outputs write control signal Siw. At the same time, it outputs an erase timing signal E and a write timing signal W to determine the period and timing for erasing or writing, respectively;
The ECD driving section 5 performs erasing or writing processing in synchronization with these timing signals E and W. The ECD cell 6 is a display body that displays the time by erasing or writing. FIG. 2 shows a detailed block diagram of the drive logic section 2 (per segment) in the partial elimination method, and FIG. 3 shows a time chart of signal waveforms of each part.
○タイプフリップフロツプFFはそのD端子にセグメン
ト信号Siを入力し、クロックパルス◇に同期してQ及
びQ様子に議出している。抵抗RコンデンサCは遅延回
路を構成するものであり、Q端子信号Q,を所定時間遅
延する。この遅延信号Q2はィンバータln,を介して
アンドゲートA,の−方に入力され、他のQ端子信号Q
,との論理Q.,Q2を取ってQ端子信号Q.の立上り
を検出すZる。また、遅延信号Q2及びQ端子信号Q,
を入力するアンドゲートA2は論理Q,,Q2を取り同
様にQ端子信号Q,の立下りを検出する。今、第3図に
示すようなセグメント信号Siが入力され、“0”で表
示状態(W)、“1”で無表示状態(E)であるとする
と、Q端子信号Q,の“1”への立上りECDの消去、
“0”への立下りはECDの書込みを検出することにな
る。The ○ type flip-flop FF inputs the segment signal Si to its D terminal and outputs the Q and Q signals in synchronization with the clock pulse ◇. The resistor R capacitor C constitutes a delay circuit and delays the Q terminal signal Q by a predetermined time. This delayed signal Q2 is input to the - side of the AND gate A, via an inverter ln, and is input to the other Q terminal signal Q.
, the logic of Q. , Q2 and output the Q terminal signal Q. Detect the rising edge of Z. In addition, the delayed signal Q2 and the Q terminal signal Q,
The AND gate A2 which inputs the logic Q, , Q2 similarly detects the fall of the Q terminal signal Q,. Now, if a segment signal Si as shown in FIG. 3 is input, and if it is "0" in the display state (W) and "1" in the non-display state (E), then the Q terminal signal Q is "1". Erase the rising ECD to
A fall to “0” will detect writing to the ECD.
モノマルチバイブレータMM.,MM2はオアゲートO
R,を介して消去検出信号Q,,Q2 または書込み検
出信号Q.,Q2を入力し、順次、消去タイミング信号
E及び書込みタイミング信号Wを出力し、それぞれ消去
、書込みにおける時間中とタイミングを決定する。ラッ
チ回路LA,はR端子にィンバータln2により反転し
た消去検出信号Q,,Q2を入力するとともに、S端子
に消去タイミング信号Eを入力し、ECDの消去が検出
されたとき消去タイミング信号Eの間リセット状態とし
、Q端子からのIJセット信号をセグメント消去制御信
号Sioとして出力する。Mono multivibrator MM. , MM2 is or gate O
R, through erase detection signals Q,,Q2 or write detection signals Q. , Q2, and sequentially outputs an erase timing signal E and a write timing signal W to determine the period and timing for erasing and writing, respectively. The latch circuit LA, inputs the erasure detection signals Q, , Q2 inverted by the inverter ln2 to the R terminal, and also inputs the erasure timing signal E to the S terminal. It is brought into a reset state, and the IJ set signal from the Q terminal is output as the segment erase control signal Sio.
他方、ラッチ回路LA2はR端子にインバーターn3に
より反転した書込み信号Q,.Q2を入力するとともに
、S端子にオアゲートOR2を介して消去タイミング信
号E及び書込みタイミング信号Wを入力し、ECDの書
込みが検出されたとき両タイミング信号E及びWの間リ
セットする。そして、ここでは更に、ラツチ回路LA2
のQ端子信号Q3とィンバータln4による反転した書
込みタイミング信号WをオアゲートOR3に入力し、書
込みタイミング信号Wの間のみのりセット信号を取出し
セグメント書込み制御信号Siwとしている。以上に説
明したような、消去タイミング信号E書込みタイミング
信号W、セグメント消去制御信号Sio及びセグメント
書込み制御信号Siwが第1図のECD駆動部5に適宜
供給され、ECDセル6に任意セグメントSiの消去ま
たは書込みが行なわれる。さて、上述した消去タイミン
グ信号E及び書込みタイミング信号Wは任意のセグメン
ト信号Siに変化があるとき出力されるが、これらタイ
ミング信号E及びWをモード信号発生部3に入力し、こ
れらタイミング信号E及びWの入力中にモード切換えが
あるときは新モード信号Mjの発生をその終了時点まで
待つようにしている。On the other hand, the latch circuit LA2 receives write signals Q, . Q2 is input, and at the same time, an erase timing signal E and a write timing signal W are inputted to the S terminal via an OR gate OR2, and when writing to the ECD is detected, a reset is performed between both timing signals E and W. Furthermore, here, the latch circuit LA2
The Q terminal signal Q3 and the write timing signal W inverted by the inverter ln4 are input to the OR gate OR3, and only the set signal between the write timing signals W is taken out and used as the segment write control signal Siw. As explained above, the erase timing signal E write timing signal W, segment erase control signal Sio, and segment write control signal Siw are appropriately supplied to the ECD drive section 5 in FIG. Or writing is performed. Now, the above-mentioned erase timing signal E and write timing signal W are output when there is a change in any segment signal Si. If there is a mode change during the input of W, generation of the new mode signal Mj is waited until the end of the change.
第4図はモード信号発生部3の要部具体例を示すブロッ
ク図、第5図は第4図各部信号波形を示すタイムチャー
トである。FIG. 4 is a block diagram showing a specific example of main parts of the mode signal generating section 3, and FIG. 5 is a time chart showing signal waveforms of each part in FIG.
スイッチ操作などに連動するモード切襖信号Smが、消
去タイミング信号E及び書込みタイミング信号W(以下
単にタイミング信号E、Wという)の発生中でないとき
であると、アンドゲートA.及びオアゲートORを介し
てそのまま出力され、ここでは図示していないが更に後
段のシフトレジスタなどを動作させ新モード信号Miを
発生する。When the mode switching signal Sm, which is linked to a switch operation, etc., is not generating the erase timing signal E and the write timing signal W (hereinafter simply referred to as timing signals E and W), the AND gate A. It is output as is through the OR gate OR, and further operates a shift register at a later stage (not shown here) to generate a new mode signal Mi.
モード切襖信号Smがタイミング信号E、Wの発生中で
あると、アンドゲートA,の他方の入力はィンバータl
nによりタイミング信号E、Wを反転して“0”であり
遮断される。When the mode switching signal Sm is generating the timing signals E and W, the other input of the AND gate A is connected to the inverter l.
The timing signals E and W are inverted to "0" by n, and are cut off.
しかし他方、モード切換信号Sm及びタイミング信号E
、Wを入力するアンドゲートA2は導適状態で、モード
切換信号Smをクロックとしてタイミング信号E、Wが
DタイプフリッブフロップFF,に読込まれる。また、
DタイプフリツプフロツプFF2〜FF4はタイミング
信号E、Wの発生に対応して順次これを遅延させるもの
であり、フリツプフロップFF2及びFF3のQ端子出
力Q2 ,Q端子出力Q3の論理債Q2,Qをアンドゲ
−トA3でとれば、タイミング信号E、Wの発生後に所
定パルス中(モード切換信号Smのパルス中に対応)の
信号が取出される。ァンドゲートへはフリップフロップ
FF,のQ端子出力Q,とアンドゲートA3の出力Q2
,Qの論理簿Q.・(Q2,Q3)をとり、いわゆるモ
ード切換信号Smを遅延した形で取出す。すなわち、オ
アゲートORから取出される最終的なモード切換信号は
第5図のタイムチャートSm′に示すとおりとなる。こ
うして遅延されたモード切襖信号Sm′も前述したよう
にシフトレジスタ等に入力され、新モード信号Mi(第
1図参照)を発生するが、ここでは旧モードのECDセ
ルの消去または書込み処理が終了した後であり、駆動論
理部4では旧モードと新モードの比較において通常時に
も行なわれるようにセグメント信号Siの変化を検出し
新モードでの情報を表示すべく動作する。However, on the other hand, the mode switching signal Sm and the timing signal E
, W is in a conductive state, and the timing signals E and W are read into the D-type flip-flop FF using the mode switching signal Sm as a clock. Also,
The D-type flip-flops FF2 to FF4 sequentially delay the timing signals E and W in response to the generation of the timing signals E and W, and the logic bonds Q2 and Q of the Q terminal output Q2 and Q terminal output Q3 of the flip-flops FF2 and FF3 are If this is taken by the AND gate A3, a signal during a predetermined pulse (corresponding to a pulse of the mode switching signal Sm) is taken out after the timing signals E and W are generated. The Q terminal output Q of the flip-flop FF and the output Q2 of the AND gate A3 are sent to the AND gate.
, Q's logical register Q. - Take (Q2, Q3) and extract the so-called mode switching signal Sm in a delayed form. That is, the final mode switching signal taken out from the OR gate OR is as shown in the time chart Sm' of FIG. The mode switching signal Sm' delayed in this way is also input to the shift register etc. as described above, and a new mode signal Mi (see Fig. 1) is generated, but here, the erasing or writing process of the ECD cell in the old mode is performed. After the operation is completed, the drive logic section 4 operates to detect a change in the segment signal Si and display information in the new mode, as is normally done when comparing the old mode and the new mode.
フリップフロルップFF3のQ端子出力Q3とフリップ
フロップFF4のQ端子出力Q4の論理積Q3,Q4を
とるアンドゲートA4の出力はフリツプフロップFF,
〜FF4をリセットして初期状態に復帰させるものであ
る。The output of the AND gate A4, which takes the logical product Q3 and Q4 of the Q terminal output Q3 of the flip-flop FF3 and the Q terminal output Q4 of the flip-flop FF4, is the output of the flip-flop FF,
- This is to reset FF4 and return it to its initial state.
なお、具体的な実施例ではモード切換信号Smを遅延さ
せるものについて説明したが、これによって発生する個
々のモード信号Miそのものを直接遅延させるようにし
ても何ら差支えない。Although the specific embodiment has been described in terms of delaying the mode switching signal Sm, there is no problem in directly delaying the individual mode signals Mi generated thereby.
以上のように、本発明はモードを種々に切換えて使用す
る電子機器において、モード切換えがECDセルの消去
あるいは書込みタイミング中であれば、旧モードの処理
の終了後に新モードを切換えるようにしたものであり、
ECDの特性に伴う種々の欠点を除去し、実用的なェレ
クト。クロミック表示式電子機器が提供できる。As described above, the present invention is an electronic device that is used by switching various modes, and if the mode switching is during erasing or writing of an ECD cell, the new mode is switched after the old mode has finished processing. and
A practical elect that eliminates various drawbacks associated with the characteristics of ECD. We can provide electronic devices with chromic display.
第1図は本発明の一実施例を示す全体ブロック図、第2
図は第1図の要部具体例を示すブロック図、第3図は第
2図の各部信号波形を示すタイムチャート、第4図は第
1図の他の要部具体例を示すブロック図、第5図は第4
図の各部信号波形を示すタイムチャートである。
1・・・発振部、2・・・計時論理部、3・・・モード
信号発生部、4…ECD駆動論理部、5・・・ECD駆
動部、6・・・ECDセル、Mj・・・モード信号、E
・・・消去タイミング信号、W…書込みタイミング信号
、Sm,Sm′・・・モード切換信号。
第1図
第4図
図
N
船
第3図
第5図FIG. 1 is an overall block diagram showing one embodiment of the present invention, and FIG.
1 is a block diagram showing a specific example of the main part in FIG. 1, FIG. 3 is a time chart showing signal waveforms of each part in FIG. 2, and FIG. 4 is a block diagram showing a specific example of another main part in FIG. Figure 5 is the 4th
5 is a time chart showing signal waveforms at various parts in the figure. DESCRIPTION OF SYMBOLS 1... Oscillator section, 2... Timing logic section, 3... Mode signal generation section, 4... ECD drive logic section, 5... ECD drive section, 6... ECD cell, Mj... mode signal, E
... Erase timing signal, W... Write timing signal, Sm, Sm'... Mode switching signal. Figure 1 Figure 4 Figure N Ship Figure 3 Figure 5
Claims (1)
示するものにおいて、ECDセルの消去あるいは書込み
タイミング中のモード切換を前記旧モードの消去あるい
は書込みタイミングの後行なうように構成したことを特
徴とするエレクトロクロミツク表示式電子機器。1. In an apparatus for switching modes and displaying various types of information on one display, the present invention is characterized in that the mode switching during erasing or writing timing of an ECD cell is performed after the erasing or writing timing of the old mode. Electrochromic display type electronic equipment.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8239078A JPS6024953B2 (en) | 1978-07-05 | 1978-07-05 | Electrochromic display electronic equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8239078A JPS6024953B2 (en) | 1978-07-05 | 1978-07-05 | Electrochromic display electronic equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS559559A JPS559559A (en) | 1980-01-23 |
JPS6024953B2 true JPS6024953B2 (en) | 1985-06-15 |
Family
ID=13773242
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8239078A Expired JPS6024953B2 (en) | 1978-07-05 | 1978-07-05 | Electrochromic display electronic equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6024953B2 (en) |
-
1978
- 1978-07-05 JP JP8239078A patent/JPS6024953B2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS559559A (en) | 1980-01-23 |
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