JPS60249430A - Ａ／ｄコンバ−タ回路 - Google Patents
Ａ／ｄコンバ−タ回路Info
- Publication number
- JPS60249430A JPS60249430A JP59105585A JP10558584A JPS60249430A JP S60249430 A JPS60249430 A JP S60249430A JP 59105585 A JP59105585 A JP 59105585A JP 10558584 A JP10558584 A JP 10558584A JP S60249430 A JPS60249430 A JP S60249430A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- circuits
- signals
- signal
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Color Television Systems (AREA)
- Analogue/Digital Conversion (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄコノバータ回路て関する。
近年、携帯用小型カラーテレビ受像機として、ブラウン
管の代りとして液晶表示パネルを用いたカラー液晶テレ
ビが開発され実用段階に至っており、システムの小壁化
、省電力化、低コスト化の問題か商品化への大きな比重
をしめ、Ａ／Ｄコンバータ回路も全システムに対応すべ
く開発が必要となった。
管の代りとして液晶表示パネルを用いたカラー液晶テレ
ビが開発され実用段階に至っており、システムの小壁化
、省電力化、低コスト化の問題か商品化への大きな比重
をしめ、Ａ／Ｄコンバータ回路も全システムに対応すべ
く開発が必要となった。
本発明は上記問題点を解決する安定且つ信頼性の高い低
消電Ａ／Ｄコ／バータ回路を提供することを目的とする
。
消電Ａ／Ｄコ／バータ回路を提供することを目的とする
。
本発明のＡ／Ｄコンバータ回路の構成をカラー液晶テレ
ビ用として開発した実施例を用いて説明する０ 第１図は本発明の全体を示すブロック図である。
ビ用として開発した実施例を用いて説明する０ 第１図は本発明の全体を示すブロック図である。
第１図に於て、Ｒ，Ｇ、Ｂは色分離回路てより分けられ
た赤、緑、青の色信号入力（以下Ｒ信号Ｇ信号、Ｂ信号
と記す。）を示し、１．、’１．．１Ｂはそれぞれ閾値
の異なる１５個のコンパレータからなるコンパレータ群
を示し、１ＲはＲ信号用のコンパレータ群であり、１６
はＧ信号用のコンパレータ群であり、１ＢはＢ信号用の
コンパレータ群を示す。（以下添字のＲ、Ｑ 、Ｂはそ
れぞれＲ信号用、Ｇ信号用、Ｂ信号用を示す。）２Ｒ１
２ｃ、、２１１は各コンパレータ群の１５個のコンパレ
ータの出力が閾値の近い他のコンパレータ２つと比較し
、論理的に正しいか否かを判断し、雑音等により誤った
コンパレータ出力がされた場合にのみ補正された正しい
出力をだす多数決回路を示し、３Ｒ，３，１３，はＲ信
号用、Ｇ信号用、Ｂ信号用に各コンパレータ群の１５の
出力を４ビツトのバイナリ−コードに変換するエンコー
ダ回路を示し、４Ｒ１４ｏ、４Ｂはデータを安定させる
ためのランチ回路であり、５はカラー液晶パネルのＲ，
Ｇ、Ｂの画素に対応するよう時分割にＲ信号用、Ｇ信号
用、Ｂ信号用のＡ／Ｄコンバータノ出力を制御するマル
チプレクサ回路を示す。ＣＬはランチ用クロックを示し
、ＣＲ，ＣＧ、ＣＢはマルチプレクサ回路５のＲ，Ｇ、
Ｂデジタル信号の時分割の順序やデー−ティーを決める
クロックを示す。
た赤、緑、青の色信号入力（以下Ｒ信号Ｇ信号、Ｂ信号
と記す。）を示し、１．、’１．．１Ｂはそれぞれ閾値
の異なる１５個のコンパレータからなるコンパレータ群
を示し、１ＲはＲ信号用のコンパレータ群であり、１６
はＧ信号用のコンパレータ群であり、１ＢはＢ信号用の
コンパレータ群を示す。（以下添字のＲ、Ｑ 、Ｂはそ
れぞれＲ信号用、Ｇ信号用、Ｂ信号用を示す。）２Ｒ１
２ｃ、、２１１は各コンパレータ群の１５個のコンパレ
ータの出力が閾値の近い他のコンパレータ２つと比較し
、論理的に正しいか否かを判断し、雑音等により誤った
コンパレータ出力がされた場合にのみ補正された正しい
出力をだす多数決回路を示し、３Ｒ，３，１３，はＲ信
号用、Ｇ信号用、Ｂ信号用に各コンパレータ群の１５の
出力を４ビツトのバイナリ−コードに変換するエンコー
ダ回路を示し、４Ｒ１４ｏ、４Ｂはデータを安定させる
ためのランチ回路であり、５はカラー液晶パネルのＲ，
Ｇ、Ｂの画素に対応するよう時分割にＲ信号用、Ｇ信号
用、Ｂ信号用のＡ／Ｄコンバータノ出力を制御するマル
チプレクサ回路を示す。ＣＬはランチ用クロックを示し
、ＣＲ，ＣＧ、ＣＢはマルチプレクサ回路５のＲ，Ｇ、
Ｂデジタル信号の時分割の順序やデー−ティーを決める
クロックを示す。
次て第２図について説明する。
第２図は本発明の実施例の多数決回路の１部分を示す図
である。Ｃ１−１、Ｃ３、Ｃ１＋１はコンパレータ群の
中の３個のコンパレータを示し、Ｔ１、’Ｉ’２、Ｔ３
．Ｔ４のゲートからなるブロックが多数決回路を示す。
である。Ｃ１−１、Ｃ３、Ｃ１＋１はコンパレータ群の
中の３個のコンパレータを示し、Ｔ１、’Ｉ’２、Ｔ３
．Ｔ４のゲートからなるブロックが多数決回路を示す。
コンパレータの閾値はＣ１−１、Ｃ１、Ｃ１＋ ＋の順
で高（なり、閾値を越える入力があるとローレベルから
ハイレベルｌ＼かわり、論理的に補正されたＣＩの出力
がＴ４から得られる。
で高（なり、閾値を越える入力があるとローレベルから
ハイレベルｌ＼かわり、論理的に補正されたＣＩの出力
がＴ４から得られる。
第３に於てＴＨｓ Ｔ１２、Ｔ１３、ＴＩ４は、マルチ
プレクサ回路の１部分を示す図であり、ＲＭｌＧＭｌＢ
ＭはそれぞれＲ信号のＭＳＢ信号、Ｇ信号のＭＳＢ信号
、Ｂ信号のＭＳＢ信号（最上位ビット信号）を示し、Ｃ
’Ｒ，Ｃ’Ｇ、 Ｃ’Ｂはそれぞれ異なるクロックで、
Ｔ１４の出力Ｍは時分割でＲ，Ｇ、ＢのＭＳ’Ｂ信号を
出し７、各ビットごとに第３図の回路があり、全体のマ
ルチプレクサ回路を形成している。
プレクサ回路の１部分を示す図であり、ＲＭｌＧＭｌＢ
ＭはそれぞれＲ信号のＭＳＢ信号、Ｇ信号のＭＳＢ信号
、Ｂ信号のＭＳＢ信号（最上位ビット信号）を示し、Ｃ
’Ｒ，Ｃ’Ｇ、 Ｃ’Ｂはそれぞれ異なるクロックで、
Ｔ１４の出力Ｍは時分割でＲ，Ｇ、ＢのＭＳ’Ｂ信号を
出し７、各ビットごとに第３図の回路があり、全体のマ
ルチプレクサ回路を形成している。
本発明は複数個のＡ、 ／ Ｄコンバータの出力段に外
部クロック入力端子を備えたマルチプレクサ回路をつけ
たことによりカラー液晶パネルのＲ，Ｇ、Ｂの画素数、
画素配置によらず自由にパネルとＡ／Ｄコンバータのマ
ツチングがとれる回路構成をとっており、用途の広い安
価なＡ ／ Ｉ）コンバータが提供できる。また複数の
アナログ入力信号を並列に同時処理するため応答性の向
上がはかられ、多数決回路によりノイズに強い信頼性の
高い回路構成となっている。更に本発明を電界効果型ト
ランジスタにより同一チノブ上に作ることが可能であり
、回路の小容量化、低消電化も同時に実現される。
部クロック入力端子を備えたマルチプレクサ回路をつけ
たことによりカラー液晶パネルのＲ，Ｇ、Ｂの画素数、
画素配置によらず自由にパネルとＡ／Ｄコンバータのマ
ツチングがとれる回路構成をとっており、用途の広い安
価なＡ ／ Ｉ）コンバータが提供できる。また複数の
アナログ入力信号を並列に同時処理するため応答性の向
上がはかられ、多数決回路によりノイズに強い信頼性の
高い回路構成となっている。更に本発明を電界効果型ト
ランジスタにより同一チノブ上に作ることが可能であり
、回路の小容量化、低消電化も同時に実現される。
第１図は本発明の全体を示すブロック図であり、第２図
は第１図に示したブロック図の中のコンパレータと多数
決回路の１部を示す回路図であり、第３図はマルチプレ
クサ回路の１部を示す回路図である。 Ｒ・・・・・・赤の色信号入力、Ｇ・・・・・・緑の色
信号入力、Ｂ・・・・、青の色信号入力、ＣＬ、ＣＲ，
ＣＧ、ＣＢ・・・外部クロック、１Ｒ・・ Ｒ信号用コ
ンパレータ群、１ｏ・・・・・・Ｇ信号用コンパレータ
群、１Ｂ・・・Ｂ信号用コンパレータ群、２Ｒ・・・Ｒ
信号用多数決回路、２６ Ｇ信号用多数決回路、２１１
・・・・Ｂ信号用多数決回路、６Ｒ・・ Ｒ信号用エ
ンコーダ回路、３６ ・・・Ｇ信号用エンコーダ回路、
６１１・・・ Ｂ信号用エンコーダ回路、４Ｒ・・Ｒ信
号用ラッチ回路、４ａ ・・・・Ｇ信号用ラッチ回路、
４１１ ・・・Ｂ信号用ラッチ回路、５・・・・・マル
チプレクサ回路、Ｃ１−１ｑ Ｃｉ Ｃｉ＋＋・・・コ
ンパレータ、’Ｉ）Ｉ 、Ｔ２ 、Ｔ３ 、Ｔｏ、ＴＩ
２、ＴＩ３・・・・・２人カアンドゲート、Ｔ４ 、Ｔ
Ｉ４・・・・・・３人力オアゲート。 特許出願人 ンチズン時計株式会社 蕃１ｍ −−「−糸ノーン山 ｊｌ−１”： 昭和５９年７月６１］ １、事１′ｌの表示 昭和！’ｉ ９ ＜ｌ １”ｒ 二′（願 第１（、＞
５ り）３ りｚ２、発明の名称 △／Ｄ＝１ンバータ回路 ３、補ローをする名 事イ１どの関係 特ｉ＋’ｌ出即人 住所 東余部新宿区西新宿２−Ｉ−ロ１番１尼電話（０
３）３４２−１２３１ 自発 ５、補正の対象
は第１図に示したブロック図の中のコンパレータと多数
決回路の１部を示す回路図であり、第３図はマルチプレ
クサ回路の１部を示す回路図である。 Ｒ・・・・・・赤の色信号入力、Ｇ・・・・・・緑の色
信号入力、Ｂ・・・・、青の色信号入力、ＣＬ、ＣＲ，
ＣＧ、ＣＢ・・・外部クロック、１Ｒ・・ Ｒ信号用コ
ンパレータ群、１ｏ・・・・・・Ｇ信号用コンパレータ
群、１Ｂ・・・Ｂ信号用コンパレータ群、２Ｒ・・・Ｒ
信号用多数決回路、２６ Ｇ信号用多数決回路、２１１
・・・・Ｂ信号用多数決回路、６Ｒ・・ Ｒ信号用エ
ンコーダ回路、３６ ・・・Ｇ信号用エンコーダ回路、
６１１・・・ Ｂ信号用エンコーダ回路、４Ｒ・・Ｒ信
号用ラッチ回路、４ａ ・・・・Ｇ信号用ラッチ回路、
４１１ ・・・Ｂ信号用ラッチ回路、５・・・・・マル
チプレクサ回路、Ｃ１−１ｑ Ｃｉ Ｃｉ＋＋・・・コ
ンパレータ、’Ｉ）Ｉ 、Ｔ２ 、Ｔ３ 、Ｔｏ、ＴＩ
２、ＴＩ３・・・・・２人カアンドゲート、Ｔ４ 、Ｔ
Ｉ４・・・・・・３人力オアゲート。 特許出願人 ンチズン時計株式会社 蕃１ｍ −−「−糸ノーン山 ｊｌ−１”： 昭和５９年７月６１］ １、事１′ｌの表示 昭和！’ｉ ９ ＜ｌ １”ｒ 二′（願 第１（、＞
５ り）３ りｚ２、発明の名称 △／Ｄ＝１ンバータ回路 ３、補ローをする名 事イ１どの関係 特ｉ＋’ｌ出即人 住所 東余部新宿区西新宿２−Ｉ−ロ１番１尼電話（０
３）３４２−１２３１ 自発 ５、補正の対象
Claims (1)
- 【特許請求の範囲】 （１，＋ ２”’個のコンパレータとエンコーダ回路か
らなるｎビットＡ／Ｄコンバータ回路に於て、２ｎ−１
個のコンパレータからなるコンパレータ群と該コンパレ
ータの各出力の正誤を判定し、誤って（・る場合は正し
い出力に補正ずろ多数決回路と、エンコーダ回路と、ラ
ッチ回路を備え、該コンパレータ群と、多数決回路と、
エンコーダ回路とラッチ回路とにより構成されるＡ／Ｄ
コンバータ回路が並列に複数個用意され、該Ａ ／ Ｄ
コンバータ回路のデジタル出力を外部クロックにより時
分割でふりわけて１つの出力とするマルチプンクサ回路
を備えたことを特徴とするＡ ／ Ｉ）コンバータ回路
。 （２） 前記Ａ／Ｄコノバータ回路が電界効果型トラン
ジスタからなり、同一集積回路内でできることを特徴と
する特許請求の範囲第１項記載のＡ／Ｄコンバータ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105585A JPS60249430A (ja) | 1984-05-24 | 1984-05-24 | Ａ／ｄコンバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105585A JPS60249430A (ja) | 1984-05-24 | 1984-05-24 | Ａ／ｄコンバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60249430A true JPS60249430A (ja) | 1985-12-10 |
Family
ID=14411573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105585A Pending JPS60249430A (ja) | 1984-05-24 | 1984-05-24 | Ａ／ｄコンバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60249430A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818380A (en) * | 1994-09-14 | 1998-10-06 | Mitsubishi Denki Kabushiki Kaisha | Analog-digital converter capable of reducing a conversation error of an output signal |
-
1984
- 1984-05-24 JP JP59105585A patent/JPS60249430A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818380A (en) * | 1994-09-14 | 1998-10-06 | Mitsubishi Denki Kabushiki Kaisha | Analog-digital converter capable of reducing a conversation error of an output signal |
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