JPS60246619A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60246619A JPS60246619A JP10168484A JP10168484A JPS60246619A JP S60246619 A JPS60246619 A JP S60246619A JP 10168484 A JP10168484 A JP 10168484A JP 10168484 A JP10168484 A JP 10168484A JP S60246619 A JPS60246619 A JP S60246619A
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に係り、特に絶縁膜上に
大面積の半導体膜を形成するに好適な半導体装置の製造
方法に関する。
大面積の半導体膜を形成するに好適な半導体装置の製造
方法に関する。
情報処理の高密度化にともない、ＬＳＩの信号処理速度
の増大、集積密度の向上、及びその多機能化が強（求め
られている。従来素子寸法を微細化することによりこれ
らの要求に応えようという努力が払われてきたが、近年
にいたり、素子を三次元化する試みが開始された。すな
わち半導体層／絶縁物層の多層構造を形成し、この各半
導体層中に素子を組み込むという手法である。半導体素
子を形成するためには半導体層は結晶性のよいことか・
必要である。このような構造の形成法としてレーザ・ア
ニール、電子線アニール、ストリップヒータ・アニール
等による絶縁物層上シリコンの単結晶化もしくは大粒径
多結晶化がある。これらの手法は、上記アニール技術に
より絶縁物層上のシリコンを一度融解させ、これが固化
するときに単結晶成長もしくは多結晶ノリコンの粒径増
大が起−きることを利用している。ところが、この技術
においては、固化Ｉこ際して７９７７表面にり、プル（
表面凹凸）が発生する、下地基板／リフ／に損傷が生じ
る等のい（つかの問題かある。そこで、堆積した非晶質
シリコンを固相に保持したまま単結晶化しようという試
みがある。これが同相エピタキシーと呼ばれる技術であ
り、固相反応であるために、表面リップルの問題が回避
でき、同時に、液相成長に比して低温プロセスであるこ
とから下地基板シリコンに損傷をもたらさない等の利点
がある。
の増大、集積密度の向上、及びその多機能化が強（求め
られている。従来素子寸法を微細化することによりこれ
らの要求に応えようという努力が払われてきたが、近年
にいたり、素子を三次元化する試みが開始された。すな
わち半導体層／絶縁物層の多層構造を形成し、この各半
導体層中に素子を組み込むという手法である。半導体素
子を形成するためには半導体層は結晶性のよいことか・
必要である。このような構造の形成法としてレーザ・ア
ニール、電子線アニール、ストリップヒータ・アニール
等による絶縁物層上シリコンの単結晶化もしくは大粒径
多結晶化がある。これらの手法は、上記アニール技術に
より絶縁物層上のシリコンを一度融解させ、これが固化
するときに単結晶成長もしくは多結晶ノリコンの粒径増
大が起−きることを利用している。ところが、この技術
においては、固化Ｉこ際して７９７７表面にり、プル（
表面凹凸）が発生する、下地基板／リフ／に損傷が生じ
る等のい（つかの問題かある。そこで、堆積した非晶質
シリコンを固相に保持したまま単結晶化しようという試
みがある。これが同相エピタキシーと呼ばれる技術であ
り、固相反応であるために、表面リップルの問題が回避
でき、同時に、液相成長に比して低温プロセスであるこ
とから下地基板シリコンに損傷をもたらさない等の利点
がある。
この手法は具体的には次のようにして行なわれる。すな
わち、まず単結晶シリコン基板の上に８１０２層を形成
する。但しこのＳｉｎ、層には下地基板ンリコ／の一部
が露出しているように穴をあけておく。この上に非晶質
ンリコ／を堆積する。これを電気炉を用いてアニールす
ると、堆積したシリコンと下部の単結晶ノリコンとか接
している所（／−ド領域）から堆積シリコンの単結晶化
が進行する。つまり、下地基板の単結晶シリコンが結晶
成長の種結晶となるわけである。しかしながら、電気炉
のアニールにおいてはノード領域から遠くの場所の堆積
シリコンも熱処理されることになる。
わち、まず単結晶シリコン基板の上に８１０２層を形成
する。但しこのＳｉｎ、層には下地基板ンリコ／の一部
が露出しているように穴をあけておく。この上に非晶質
ンリコ／を堆積する。これを電気炉を用いてアニールす
ると、堆積したシリコンと下部の単結晶ノリコンとか接
している所（／−ド領域）から堆積シリコンの単結晶化
が進行する。つまり、下地基板の単結晶シリコンが結晶
成長の種結晶となるわけである。しかしながら、電気炉
のアニールにおいてはノード領域から遠くの場所の堆積
シリコンも熱処理されることになる。
ところが、ここでは種結晶がないため、堆積シリコンは
多結晶となる。−庶子結晶となったノリコンを１１１、
結晶とするには高温（約９５０”Ｃ以上）のアニールか
必要であるから、堆積ノリコンが多結晶となる前に単結
晶化を終了させることが肝要である。したがって同相エ
ピタキシャル法で５ＯＩ（５ｉｌｉｃｏｎ Ｏｎ Ｉｎ
５ｕｌａ（ｏｒ ）構造を形成するためには、■多結晶
化を抑制するか、■単結晶化すなわち固相エピタキンヤ
ル成長速度を促進するか、のいずれか又は両方が必要と
なる。
多結晶となる。−庶子結晶となったノリコンを１１１、
結晶とするには高温（約９５０”Ｃ以上）のアニールか
必要であるから、堆積ノリコンが多結晶となる前に単結
晶化を終了させることが肝要である。したがって同相エ
ピタキシャル法で５ＯＩ（５ｉｌｉｃｏｎ Ｏｎ Ｉｎ
５ｕｌａ（ｏｒ ）構造を形成するためには、■多結晶
化を抑制するか、■単結晶化すなわち固相エピタキンヤ
ル成長速度を促進するか、のいずれか又は両方が必要と
なる。
非晶質シリコンの中に核が発生し多結晶化するのに要す
る時間を、同相エピタキシャル成長に要する時間との比
較とをまじえて、温度の関数として第１図に示す。この
図から明らかなように、アニール温度が低温であるはと
、固相エピタキシャル成長に要する時間は多結晶化に要
する時間に比べて短か（なる。しかしながら、アニール
温度があまりに低温であると結晶成長に要する時間が膨
大となり、実用上適用が不可能である。そこで、従来、
同相エピタキシャル成長のアニール温度としては約６０
０ ’Ｃが採用されてきた。ところで、低温傾城では同
相エピタキシャル成長の方が多結晶化に比べて相対的に
優先するとはいうものの、６００ ’ｃではその差は未
だ十分とはいえない。そのため、従来の方法でＳｉＯ，
Ｊ：に形成てきる単結晶ノリコンの領域は極めて狭いと
いう欠点があった。
る時間を、同相エピタキシャル成長に要する時間との比
較とをまじえて、温度の関数として第１図に示す。この
図から明らかなように、アニール温度が低温であるはと
、固相エピタキシャル成長に要する時間は多結晶化に要
する時間に比べて短か（なる。しかしながら、アニール
温度があまりに低温であると結晶成長に要する時間が膨
大となり、実用上適用が不可能である。そこで、従来、
同相エピタキシャル成長のアニール温度としては約６０
０ ’Ｃが採用されてきた。ところで、低温傾城では同
相エピタキシャル成長の方が多結晶化に比べて相対的に
優先するとはいうものの、６００ ’ｃではその差は未
だ十分とはいえない。そのため、従来の方法でＳｉＯ，
Ｊ：に形成てきる単結晶ノリコンの領域は極めて狭いと
いう欠点があった。
本発明の目的は上記の問題を解決するために、多結晶の
核発生をおさえて、又は工ビタキノトノし成長層を損う
ことなく多結晶領域を非晶質化して、固相エピタキシャ
ル成長により面積の大きなＳｏｌ構造を形成する半導体
装置の製造方法を提供することにある。
核発生をおさえて、又は工ビタキノトノし成長層を損う
ことなく多結晶領域を非晶質化して、固相エピタキシャ
ル成長により面積の大きなＳｏｌ構造を形成する半導体
装置の製造方法を提供することにある。
本発明は適当なドーズレイトでイオン打ち込みを行なう
と多結晶半導体が非晶質化することを利用して、非晶質
半導体が多結晶化するのを防１１−シつつ、単結晶化す
るものである。すなわち上記目的を達成するために、本
発明は、絶縁基板上もしくは絶縁膜を有する半導体基板
上に多結晶半導体もしくは非晶質半導体からなる半導体
膜を被着する第１の工程と、前記基板を加熱しかつ前記
半導体膜に質量粒子を照射することによって、前記多結
晶半導体を非晶質化して非晶質化した部分の多結晶化を
防止しつつ、もしくは前記非晶質半導体の多結晶化を防
止しつつ、前記半導体膜１こ単結晶領域を形成する第２
の工程とを含むことを特徴とする。
と多結晶半導体が非晶質化することを利用して、非晶質
半導体が多結晶化するのを防１１−シつつ、単結晶化す
るものである。すなわち上記目的を達成するために、本
発明は、絶縁基板上もしくは絶縁膜を有する半導体基板
上に多結晶半導体もしくは非晶質半導体からなる半導体
膜を被着する第１の工程と、前記基板を加熱しかつ前記
半導体膜に質量粒子を照射することによって、前記多結
晶半導体を非晶質化して非晶質化した部分の多結晶化を
防止しつつ、もしくは前記非晶質半導体の多結晶化を防
止しつつ、前記半導体膜１こ単結晶領域を形成する第２
の工程とを含むことを特徴とする。
本発明の第１の実施態様においては、前記第２のし程に
おいて前記基板を加熱しつつ前記質量粒子の照射を行な
いかつその照射面積を徐々に減らしていくか、あるいは
照射領域を移動させていくことを特徴とする。すなわち
、適当なドーズレイトでイオン打ち込みを行ない、堆積
した非晶質層の多結晶化を阻止しながら、種結晶のある
領域から徐々にこの打ち込みを停止してい（わけである
。
おいて前記基板を加熱しつつ前記質量粒子の照射を行な
いかつその照射面積を徐々に減らしていくか、あるいは
照射領域を移動させていくことを特徴とする。すなわち
、適当なドーズレイトでイオン打ち込みを行ない、堆積
した非晶質層の多結晶化を阻止しながら、種結晶のある
領域から徐々にこの打ち込みを停止してい（わけである
。
このとき、基板をヒータ等により加熱するか、あるいは
イオン打ち込みそのものによる加熱によって、固相エピ
タキ／ヤル成長が進行する。固相エピタキンヤル成長に
同期してシード側よりイオン打ち込みを停止していけば
、多結晶の核発生という現象に妨げられることなく同相
エピタキ／ヤル成長による大面積Ｓｏｌ構造を形成する
ことが可能となる。もちろん、線状もしくはその他の形
に成形したイオンビームを固相エピタキ／ヤル成長に同
期してシード側より操作してもよいことはいうまでもな
い。また、非晶質層の多結晶化阻止と結晶成長とを同時
に行なう必要はな（、交互に行なってもよい。但しこの
場合はイオン打ち込みは多結晶化を阻止するのではな（
、多結晶化領域を選択的に非晶質化するということにな
る。
イオン打ち込みそのものによる加熱によって、固相エピ
タキ／ヤル成長が進行する。固相エピタキンヤル成長に
同期してシード側よりイオン打ち込みを停止していけば
、多結晶の核発生という現象に妨げられることなく同相
エピタキ／ヤル成長による大面積Ｓｏｌ構造を形成する
ことが可能となる。もちろん、線状もしくはその他の形
に成形したイオンビームを固相エピタキ／ヤル成長に同
期してシード側より操作してもよいことはいうまでもな
い。また、非晶質層の多結晶化阻止と結晶成長とを同時
に行なう必要はな（、交互に行なってもよい。但しこの
場合はイオン打ち込みは多結晶化を阻止するのではな（
、多結晶化領域を選択的に非晶質化するということにな
る。
本発明の第２の実施態様ｊこおいては、前記第２の工程
において前記基板を加熱しつつ前記質量粒子の照射を行
ないかつその加速エネルギーを徐々に減少させていくか
あるいは増加していき、前記半導体膜中に生じる多結晶
領域を該質量粒子照射により非晶質化し、その後前記基
板を加熱して該非晶質領域を単結晶化することを特徴と
する。
において前記基板を加熱しつつ前記質量粒子の照射を行
ないかつその加速エネルギーを徐々に減少させていくか
あるいは増加していき、前記半導体膜中に生じる多結晶
領域を該質量粒子照射により非晶質化し、その後前記基
板を加熱して該非晶質領域を単結晶化することを特徴と
する。
本発明の第３の実施態様においては、前記第２の工程に
おいて形成された前記単結晶領域のチャネリングの方向
（単結晶を破壊しない面方位の方向）から前記質量粒子
の照射を行ない、前記多結晶半導体を選択的に非晶質化
することを特徴とする。
おいて形成された前記単結晶領域のチャネリングの方向
（単結晶を破壊しない面方位の方向）から前記質量粒子
の照射を行ない、前記多結晶半導体を選択的に非晶質化
することを特徴とする。
本発明の第４の実施態様においては、前記第２の工程に
おいて前記基板を加熱し、該加熱によって前記半導体膜
中に生しる多結晶領域をマスクを用いた前記質量粒子の
照射（質量粒子ビームの照射を含む）により選択的に非
晶質化し、その後前記基板を再び加熱して該非晶質領域
を単結晶化することを特徴とする。
おいて前記基板を加熱し、該加熱によって前記半導体膜
中に生しる多結晶領域をマスクを用いた前記質量粒子の
照射（質量粒子ビームの照射を含む）により選択的に非
晶質化し、その後前記基板を再び加熱して該非晶質領域
を単結晶化することを特徴とする。
まず、本発明の第１の実施態様に係る半導体装置の製造
方法を説明する。
方法を説明する。
実施例１
第２図ｆａｌに示すように、面方位（１００）の／リコ
ン基板ｌの上に、Ｓ ｉ Ｏ２膜２を選択的に形成し、
その上に非晶質のシリコ／膜３を厚さ１５００ ’ｈ堆
積した。このとき、シード領域間距離ｌは２５ノｔｍで
ある。非晶質のシリコン膜３は超高真空蒸着により堆積
したが、他の方法例えばＣＶＤ法等を用いてもよい。ま
た、堆積するシリコンは非晶質である必要はなく、例え
ば多結晶ノリコ／でもよい３、これに、第２図（ｂｌに
示すように、打ち込みエネルギー１５０ｋｅＶ、ドース
レイト１０１２ｃ＋ｎ−２−ｓ−’でノリコンイオン打
ち込み４を行なった。このとき、このイオン打ち込みに
より基板温度は６００°（に］−界していた。次に、第
２図（Ｃ）１ど示すよう１こ、ノード領域から約１０−
７ｃｍ、、／Ｓの速度で徐々にノリコンイオン打ち込み
４を止めてい（と、丁地ノリフッ基板ｌに接していると
ころから堆積シリコン膜３の単結晶化が始まった。この
ようにして堆積ノリコ／を単結晶化した試料の断面図を
第２図ｔｄ）に示す。
ン基板ｌの上に、Ｓ ｉ Ｏ２膜２を選択的に形成し、
その上に非晶質のシリコ／膜３を厚さ１５００ ’ｈ堆
積した。このとき、シード領域間距離ｌは２５ノｔｍで
ある。非晶質のシリコン膜３は超高真空蒸着により堆積
したが、他の方法例えばＣＶＤ法等を用いてもよい。ま
た、堆積するシリコンは非晶質である必要はなく、例え
ば多結晶ノリコ／でもよい３、これに、第２図（ｂｌに
示すように、打ち込みエネルギー１５０ｋｅＶ、ドース
レイト１０１２ｃ＋ｎ−２−ｓ−’でノリコンイオン打
ち込み４を行なった。このとき、このイオン打ち込みに
より基板温度は６００°（に］−界していた。次に、第
２図（Ｃ）１ど示すよう１こ、ノード領域から約１０−
７ｃｍ、、／Ｓの速度で徐々にノリコンイオン打ち込み
４を止めてい（と、丁地ノリフッ基板ｌに接していると
ころから堆積シリコン膜３の単結晶化が始まった。この
ようにして堆積ノリコ／を単結晶化した試料の断面図を
第２図ｔｄ）に示す。
また、ノリコン基板１を２５０−Ｃに加熱しながら上記
の条件でイオン打ち込み４を行なったところ、基板の温
度は７８０°Ｃに上昇した。すなわちこの場合、イオン
打ち込みを停止していく速度を約１０−５ｃｍ ／Ｓに
まで上昇させることが可能となり、量産性の面子をはか
ることがｉＴ能となった。
の条件でイオン打ち込み４を行なったところ、基板の温
度は７８０°Ｃに上昇した。すなわちこの場合、イオン
打ち込みを停止していく速度を約１０−５ｃｍ ／Ｓに
まで上昇させることが可能となり、量産性の面子をはか
ることがｉＴ能となった。
実施例２
次に、本発明の第１の実施態様において、質量粒」′の
照射領域を移動させてい〈実施例を示す。
照射領域を移動させてい〈実施例を示す。
まず実施例１の第２図ｉａ）て示した試料を用意した。
この試料において、堆積シリコン膜３がＩｉｔ結晶ンリ
コ／基板１上に直接堆積しである領域から質量拉ｒ−の
照射すなわちシリコンイオンヒーム６を走査した。／リ
コンイオンビーム６が照射されている領域は非晶質とな
り多結晶化は起こらない。第３図に示すように、ンリコ
／イオンヒーム６を固相エピタキ／ヤル成長速度に同期
して矢印７方向に走査すると、ソリコ／イオ／ビーム走
査のテールを追うように固相エピタキシャル成長が進行
した。こうして堆積／リコンが単結晶化した試料の断面
図は実施例１の第２図（ｄｌと同様である。走査の方向
は５１０２膜２端に垂直でも平行でもよい。
コ／基板１上に直接堆積しである領域から質量拉ｒ−の
照射すなわちシリコンイオンヒーム６を走査した。／リ
コンイオンビーム６が照射されている領域は非晶質とな
り多結晶化は起こらない。第３図に示すように、ンリコ
／イオンヒーム６を固相エピタキ／ヤル成長速度に同期
して矢印７方向に走査すると、ソリコ／イオ／ビーム走
査のテールを追うように固相エピタキシャル成長が進行
した。こうして堆積／リコンが単結晶化した試料の断面
図は実施例１の第２図（ｄｌと同様である。走査の方向
は５１０２膜２端に垂直でも平行でもよい。
しかし、これらの実験を進めていく中で、シリコノ基板
１表面の全領域が８１０２膜で覆われており、その上に
ノリコン膜を形成した試料においても単結晶化か可能な
場合が新しく見い出された。
１表面の全領域が８１０２膜で覆われており、その上に
ノリコン膜を形成した試料においても単結晶化か可能な
場合が新しく見い出された。
その−例を第４図ｔａ）、ｌｂ）に示すが、ここで用い
た試料は、図示のごと＜ノリコン膜３を５１０２膜２上
に島状に形成したものである。第４図ｆａｌの上面図に
おいて、島状のノリコン膜３の細くなった部分８から／
リフ／イオン照射を１１〕めでいくと単結晶化か起こる
。すなわちこの場合、まず始めにノリコン膜３の島のご
く微小な部分８かイオン照射からまぬがれ、その領域が
極めて微小であるためにただ一個の粒よりなる単結晶と
なる。イオン照射を止めた領域を徐々に広げていくと、
これが種結晶となって固相エピタキンヤル成長が進展し
ていくわけである。
た試料は、図示のごと＜ノリコン膜３を５１０２膜２上
に島状に形成したものである。第４図ｆａｌの上面図に
おいて、島状のノリコン膜３の細くなった部分８から／
リフ／イオン照射を１１〕めでいくと単結晶化か起こる
。すなわちこの場合、まず始めにノリコン膜３の島のご
く微小な部分８かイオン照射からまぬがれ、その領域が
極めて微小であるためにただ一個の粒よりなる単結晶と
なる。イオン照射を止めた領域を徐々に広げていくと、
これが種結晶となって固相エピタキンヤル成長が進展し
ていくわけである。
次に、本発明の第２の実施態様に係る゛］′、導体装置
の製造方法について述べる。
の製造方法について述べる。
実施例３
実施例１て述べた第２図ｆａｔに示す構造の試料を用意
した。これに、第５図（ａｌに示すように、／リコンイ
オン打ち込み４を行ない、堆積ノリコン膜３（第２図（
ａ））及びその界面近傍の単結晶ノリコン基板１を非晶
質化した。これを電気炉で６００’Ｃの熱処理を行ない
固相エピタキシャル成長により非晶質領域９を単結晶化
した。この場合、第５図ｆｂｌに示すように、Ｓｉ Ｏ
，膜２上に得られた単結晶領域膜は、多結晶化とエピタ
キシャル成長の競合の結果、シード領域端から約５７１
ｍの距離までであった。次に、堆積ノリコン膜１２の深
部にはイオンが到達しないエネルギー１００ ｋｅ Ｖ
、ドース量１０１６ｃｍ−２てシリコンイオン打ち込み
を行ない、第５図＋ｃ＋に示すように、堆積ノリコン膜
１２」二部を非晶質化した。この試料を再び電気炉に入
れて６００Ｃのアニールを行なうと、先のアニールで単
結晶化しかつイオン打ち込みによる非晶質化を受けなか
った単結晶領域１３を種結晶とした固相エピタキシャル
成長が生し、非晶質領域】４が第５図ｔｄｌに示すよう
に単結晶化した。このときの横方向固相エピタキンヤル
成長距離も多結晶化との競合で決定される。さらに、第
５図ｔｅｌに示すように打ち込みエネルギー５ＱｋｅＶ
のシリコンイオン打ち込みを行ない、前工程で形成した
非晶質領域１４よりも浅く非晶質領域層１４′を形成し
た。これを再び電気炉を用いて６００℃のアニールを行
ない、固相エピタキンヤル成長により、非晶質領域層１
４′を単結晶化して単結晶領域５とした。イオン打ち込
みとアニールの繰返しにより単結晶間隔が狭くなってき
ていたため、今回のアニールでは第５図（ｆｌに示すよ
うに堆積シリコン膜の表面に近い層は全てシリコン基板
１と同じ結晶方位の単結晶となった。次に、この単結晶
領域膜５に、単結晶／リコ／のチャネリングの方向から
シリコンイオン打ち込みを行なった。この場合、多結晶
領域１１の結晶粒はランダムな結晶方位となっているの
で、第５図ｆｇｌに示すようにイオン打ち込みにより非
晶質化される。
した。これに、第５図（ａｌに示すように、／リコンイ
オン打ち込み４を行ない、堆積ノリコン膜３（第２図（
ａ））及びその界面近傍の単結晶ノリコン基板１を非晶
質化した。これを電気炉で６００’Ｃの熱処理を行ない
固相エピタキシャル成長により非晶質領域９を単結晶化
した。この場合、第５図ｆｂｌに示すように、Ｓｉ Ｏ
，膜２上に得られた単結晶領域膜は、多結晶化とエピタ
キシャル成長の競合の結果、シード領域端から約５７１
ｍの距離までであった。次に、堆積ノリコン膜１２の深
部にはイオンが到達しないエネルギー１００ ｋｅ Ｖ
、ドース量１０１６ｃｍ−２てシリコンイオン打ち込み
を行ない、第５図＋ｃ＋に示すように、堆積ノリコン膜
１２」二部を非晶質化した。この試料を再び電気炉に入
れて６００Ｃのアニールを行なうと、先のアニールで単
結晶化しかつイオン打ち込みによる非晶質化を受けなか
った単結晶領域１３を種結晶とした固相エピタキシャル
成長が生し、非晶質領域】４が第５図ｔｄｌに示すよう
に単結晶化した。このときの横方向固相エピタキンヤル
成長距離も多結晶化との競合で決定される。さらに、第
５図ｔｅｌに示すように打ち込みエネルギー５ＱｋｅＶ
のシリコンイオン打ち込みを行ない、前工程で形成した
非晶質領域１４よりも浅く非晶質領域層１４′を形成し
た。これを再び電気炉を用いて６００℃のアニールを行
ない、固相エピタキンヤル成長により、非晶質領域層１
４′を単結晶化して単結晶領域５とした。イオン打ち込
みとアニールの繰返しにより単結晶間隔が狭くなってき
ていたため、今回のアニールでは第５図（ｆｌに示すよ
うに堆積シリコン膜の表面に近い層は全てシリコン基板
１と同じ結晶方位の単結晶となった。次に、この単結晶
領域膜５に、単結晶／リコ／のチャネリングの方向から
シリコンイオン打ち込みを行なった。この場合、多結晶
領域１１の結晶粒はランダムな結晶方位となっているの
で、第５図ｆｇｌに示すようにイオン打ち込みにより非
晶質化される。
これに６００°Ｃのアニールを行なった結果、非晶質領
域９の周囲の単結晶領域１０を種結晶とした同相エピタ
キシャル成長により、第５図（１１）に示すように、非
晶質シリコンが単結晶化した。
域９の周囲の単結晶領域１０を種結晶とした同相エピタ
キシャル成長により、第５図（１１）に示すように、非
晶質シリコンが単結晶化した。
上記チャネリングのイオン打ち込みを用いるかわりに、
エネルギーの大きなイオン打ち込みを施す手法要用いて
もよい。この場合、第６図に示すように、堆積ノリコン
表面付近は非晶質化されずに単結晶のまま残る。この試
料をアニールすれば単結晶舶載５か結晶成長の種となり
、第５図ｔｈｌと同様に非晶質領域９が単結晶化する。
エネルギーの大きなイオン打ち込みを施す手法要用いて
もよい。この場合、第６図に示すように、堆積ノリコン
表面付近は非晶質化されずに単結晶のまま残る。この試
料をアニールすれば単結晶舶載５か結晶成長の種となり
、第５図ｔｈｌと同様に非晶質領域９が単結晶化する。
上記実施例においては、イオノ打ち込みを行なう場合に
、１１ち込みエネルギーをその前工程て行なったイオン
打ち込みより小さくしていった。打ち込みにより形成さ
れる非晶質層を浅くしていくためである。しかし、本発
明の第２の発明においては逆に、打ち込みエネルギーを
大きくしていってもよい。その場合には、表面に残る非
晶質化されない層（エピタキ／ヤル成長領域及び多結晶
領域の双方が存在する）が厚くなってい（。すなわち、
第５図ｔａｉ〜ｔｈ＋て示した上記実施例では、同相エ
ピタキシャル成長が下から」−へと向かうのに対し、逆
ににから下へと向かうのである。こうして、試料は第７
図（ａｔに示す構成となる。チャネリング・イオン打ち
込み１こより多結晶領域１１を非晶質化して第７図（ｂ
）に示すごとく非晶質領域９とし、これにアニールを施
すことにより固相エピタキシャル成長で第５図中）と同
様に堆積ノリコノ膜５がり１−結晶化する。あるいは、
第７図ｔｃ）に示すように用積ノリコン膜深部までは達
しない７１Ｊコ／イオ／打ち込みにより堆積／リコ／上
゛４６分及び多結晶領域１１（第７図（ａ））を非晶質
化し、これにアニールを施すことにより固相エピタキノ
ヤル成長で堆積シリコンか同様に単結晶化する。
、１１ち込みエネルギーをその前工程て行なったイオン
打ち込みより小さくしていった。打ち込みにより形成さ
れる非晶質層を浅くしていくためである。しかし、本発
明の第２の発明においては逆に、打ち込みエネルギーを
大きくしていってもよい。その場合には、表面に残る非
晶質化されない層（エピタキ／ヤル成長領域及び多結晶
領域の双方が存在する）が厚くなってい（。すなわち、
第５図ｔａｉ〜ｔｈ＋て示した上記実施例では、同相エ
ピタキシャル成長が下から」−へと向かうのに対し、逆
ににから下へと向かうのである。こうして、試料は第７
図（ａｔに示す構成となる。チャネリング・イオン打ち
込み１こより多結晶領域１１を非晶質化して第７図（ｂ
）に示すごとく非晶質領域９とし、これにアニールを施
すことにより固相エピタキシャル成長で第５図中）と同
様に堆積ノリコノ膜５がり１−結晶化する。あるいは、
第７図ｔｃ）に示すように用積ノリコン膜深部までは達
しない７１Ｊコ／イオ／打ち込みにより堆積／リコ／上
゛４６分及び多結晶領域１１（第７図（ａ））を非晶質
化し、これにアニールを施すことにより固相エピタキノ
ヤル成長で堆積シリコンか同様に単結晶化する。
また、本実施例てはアニールとイオノ打ち込みを交互に
行なったが、これを同時に行ないがっｈち込みエネルギ
ーを徐々に減少あるいは増加していっても、それぞれ第
５図（［）、第７図（＋））に示した試料が得られるの
はいうまでもない。したがって、その後に上記プロセス
を繰り返せば単結晶ノリコ／が得られることになる。
行なったが、これを同時に行ないがっｈち込みエネルギ
ーを徐々に減少あるいは増加していっても、それぞれ第
５図（［）、第７図（＋））に示した試料が得られるの
はいうまでもない。したがって、その後に上記プロセス
を繰り返せば単結晶ノリコ／が得られることになる。
次に、本発明の第３の実施態様に係る半導体装置の製造
方法について述べる。
方法について述べる。
実施例４
実施例１て述べ第２図（ａｔに示した試料を用意し、こ
れに６００℃のアニールを施し実施例３の第５図ｆｂｌ
に示した試料を作成した。まず、第８図ｆａ）に示すよ
うにエビタキ／ヤル成長層すなわち単結晶領域５のｆ−
ヤネリングの方向からノリコンイオン打ち込みを行なっ
て多結晶領域１１（第５図（ｂ））を非晶質化した。こ
の試料１こ電気炉で６００（のアニールを施したところ
単結晶シリコン膜５を種結晶として、第８図ｆｂｌに示
すように同相エビタキノヤル成長かアニールする前の単
結晶端から約５μｍ進ｔノシた。次に、再びチャ不リン
ク・イオン打ち込みを行ない、多結晶領域１１のみを非
晶質化した。
れに６００℃のアニールを施し実施例３の第５図ｆｂｌ
に示した試料を作成した。まず、第８図ｆａ）に示すよ
うにエビタキ／ヤル成長層すなわち単結晶領域５のｆ−
ヤネリングの方向からノリコンイオン打ち込みを行なっ
て多結晶領域１１（第５図（ｂ））を非晶質化した。こ
の試料１こ電気炉で６００（のアニールを施したところ
単結晶シリコン膜５を種結晶として、第８図ｆｂｌに示
すように同相エビタキノヤル成長かアニールする前の単
結晶端から約５μｍ進ｔノシた。次に、再びチャ不リン
ク・イオン打ち込みを行ない、多結晶領域１１のみを非
晶質化した。
これに６００（のアニールを施したところ、第８図ｆｃ
）に示すように、堆積／リコ／膜は全てノリコン基板ｌ
と同し結晶力位の単結晶となった。本実施例ではチャネ
リ／り・イオン打ち込みと電気炉アニールを交互に行な
ったか、これと同時に行なっても同様であることはいう
までもない。
）に示すように、堆積／リコ／膜は全てノリコン基板ｌ
と同し結晶力位の単結晶となった。本実施例ではチャネ
リ／り・イオン打ち込みと電気炉アニールを交互に行な
ったか、これと同時に行なっても同様であることはいう
までもない。
最後に、本発明の第４の実施態様に係る半導体装置の製
造方法について述べる。
造方法について述べる。
実施例５
実施例）て述へ第２図ｆａ）に示した試料を用意し、こ
れに６００（のアニールを施し実施例３の第５図（ｂｉ
に示した試料を用意した。これを第９図ｔａ＋、ｆｂｌ
に示すが、（ａｌは上面図、（ｂ）は断面図である。こ
こては、図示のように８１０２膜２のパターンが＋Ｅ力
形のものを用いたが、これは長り形でもひし形でも円形
等でもよい。まず、第９図ｆａｔ、（１））に示すよう
ｌζ多結晶領域月及びエピタキシャル成長領域すなわち
単結晶領域５の該多結晶領域１１に近接する部分の外側
をマスク１５で覆ってシリコン・イオン打ち込みを行な
った。これにより、マスク１５をかけなかった領域が非
晶質化した。これを電気炉て６００Ｃのアニールをしｌ
こところ、５ｉ０２１１朶２−１．て横方向の固相エピ
タキノヤル成長が生じ、この結果、第９図＋Ｃ）、＋ｄ
）に示すように、ノード領域端から約９５ノｕｎ以内（
７） Ｓ＋ ０２膜２−１−の／リコン膜がｌｌｉ結晶
となった。さらに、この試料の多結晶領域１１及び単結
晶領域膜５の多結晶領域１１に近接する部分の外側をマ
スクで覆って７リコ／・イオンｔ１ち込みを行なった。
れに６００（のアニールを施し実施例３の第５図（ｂｉ
に示した試料を用意した。これを第９図ｔａ＋、ｆｂｌ
に示すが、（ａｌは上面図、（ｂ）は断面図である。こ
こては、図示のように８１０２膜２のパターンが＋Ｅ力
形のものを用いたが、これは長り形でもひし形でも円形
等でもよい。まず、第９図ｆａｔ、（１））に示すよう
ｌζ多結晶領域月及びエピタキシャル成長領域すなわち
単結晶領域５の該多結晶領域１１に近接する部分の外側
をマスク１５で覆ってシリコン・イオン打ち込みを行な
った。これにより、マスク１５をかけなかった領域が非
晶質化した。これを電気炉て６００Ｃのアニールをしｌ
こところ、５ｉ０２１１朶２−１．て横方向の固相エピ
タキノヤル成長が生じ、この結果、第９図＋Ｃ）、＋ｄ
）に示すように、ノード領域端から約９５ノｕｎ以内（
７） Ｓ＋ ０２膜２−１−の／リコン膜がｌｌｉ結晶
となった。さらに、この試料の多結晶領域１１及び単結
晶領域膜５の多結晶領域１１に近接する部分の外側をマ
スクで覆って７リコ／・イオンｔ１ち込みを行なった。
これにより、上記のマスクをかけなかった領域が非晶質
化し、該試料を電気炉で６００Ｃのアニールを行なうと
、同相エピタキノヤル成長により堆積ノリフン膜全部が
シリコン基板Ｊと同し面り位の単結晶ンリコノとなった
。
化し、該試料を電気炉で６００Ｃのアニールを行なうと
、同相エピタキノヤル成長により堆積ノリフン膜全部が
シリコン基板Ｊと同し面り位の単結晶ンリコノとなった
。
なお、本実施例５てはマスクを用いて試料にイオン打ち
込みを行なったが、代わりにイオンビートを用いてもよ
いことはいうまでもない。この場合、マスクを用いても
用いなくてもよい。
込みを行なったが、代わりにイオンビートを用いてもよ
いことはいうまでもない。この場合、マスクを用いても
用いなくてもよい。
また、本発明の実施例１〜５において、シリコンイオン
打ち込みを用いたが、／リコン以外のイオン例えばリン
、ヒ素、ホウ素でもよいこと及び高エネルギスバッタ等
の他の質量を有する粒子を照射してもよいことはいうま
でもない。また、本発明の実施例ではアニール法として
電気炉アニールを用いたが、他の均質加熱法例えばラン
プ照射加熱法、高周波誘導加熱法を用いてもよいことは
いうまでもない。アニールする温度はだいたい４００（
〜１０００’にが望ましいか、これに限定されるもので
はない。イオン打ち込みの移動速度は、固相エビタキノ
ヤル成長の速度と同じが望ましいが、それ以下でもよい
。イオン打ち込みの移動速度と加熱温度の関係は前述し
た第１図から明らかであ返す方法では、その繰返し回数
は５１０２領域２の面積の大小に応じて多くしても少な
くしてもよいことは明らかである。さらに、絶縁物層と
してＳｉ ０２以外の材料例えばＳｉ３Ｎ４を用いても
よいことも明らかである。
打ち込みを用いたが、／リコン以外のイオン例えばリン
、ヒ素、ホウ素でもよいこと及び高エネルギスバッタ等
の他の質量を有する粒子を照射してもよいことはいうま
でもない。また、本発明の実施例ではアニール法として
電気炉アニールを用いたが、他の均質加熱法例えばラン
プ照射加熱法、高周波誘導加熱法を用いてもよいことは
いうまでもない。アニールする温度はだいたい４００（
〜１０００’にが望ましいか、これに限定されるもので
はない。イオン打ち込みの移動速度は、固相エビタキノ
ヤル成長の速度と同じが望ましいが、それ以下でもよい
。イオン打ち込みの移動速度と加熱温度の関係は前述し
た第１図から明らかであ返す方法では、その繰返し回数
は５１０２領域２の面積の大小に応じて多くしても少な
くしてもよいことは明らかである。さらに、絶縁物層と
してＳｉ ０２以外の材料例えばＳｉ３Ｎ４を用いても
よいことも明らかである。
上記の説明から明らかなように、多結晶化を阻止しつつ
同相エピタキ／ヤル成長を行なう手法、あるいはエピタ
キ／ヤル成長層の全部又は＝一部を種結晶として残した
まま多結晶シリコ／を非晶質化する手法を提供する本発
明によって、表面リップルのないＳｏｌ構造を低温、短
時間かつ大きな面積で形成することができる。これによ
り、集積度が高く、高速で動作する一Ｅ次元集積回路の
基礎プロセスか確立した。
同相エピタキ／ヤル成長を行なう手法、あるいはエピタ
キ／ヤル成長層の全部又は＝一部を種結晶として残した
まま多結晶シリコ／を非晶質化する手法を提供する本発
明によって、表面リップルのないＳｏｌ構造を低温、短
時間かつ大きな面積で形成することができる。これによ
り、集積度が高く、高速で動作する一Ｅ次元集積回路の
基礎プロセスか確立した。
第１図は非晶質シリコンが多結晶化するのに要する時間
及び固相エビタキ／ヤル成長が］、０ＯＯＡ進行するの
に要する時間の温度依存性を示す図、第２図ｔａｌ〜（
ｄ）は本発明の第１の実施態様の一実施例を示す図、第
３図、第４図ｆａｌ 、 ｆｂ）はそれぞれ本発明の第
１の実施態様の他の実施例を示す図、第５図ｆａ）〜（
ｈｌは本発明の第２の実施態様の一実施例を示す図、第
６図、第７図ｆａ）〜（Ｃ）はそれぞれ本発明の第２の
実施態様の他の実施例を示す図、第８図（ａｌ〜（Ｃ）
は本発明の第３の実施態様の一実施例を示す図、第９図
ｔａ＋〜ｆｆｌは本発明の第４の実施態様の一実施例を
示す図である。 ｌ・・単結晶シリコン基板 ２・・Ｓｉｎ、膜 ３，１２・・堆積シリコ／膜４ シ
リコンイオン打ち込み ５、１０．１３・・・単結晶領域 ６・・・シリコンイオンビーム照射 ８・・シリコン島の細くなった部分 ９、１４．１４’・・非晶質領域 １１ 多結晶領域 １５・・マスク 代理人弁理士 中村純之助 多１１丁（ｅＶｆ’ 、！ｔ７′２ 図 １ （ｂ） （Ｃ） 一幸２図 士３図 ：、ｉ−４Ｂｌ （Ｑ） ＩＦ５ 図 （Ｑ） Ｉ５ 図 （ｂ） Ｉ ５図 （ｅ） （ｆ） （９） 木５ 差１ （ｈ） へ １６図 ゛セー ７罵 （ｂ） 十 ８呟１ （ｂ） （Ｃ） １７′９ 川 （Ｑ） ｔ９享ｉ （Ｃ）
及び固相エビタキ／ヤル成長が］、０ＯＯＡ進行するの
に要する時間の温度依存性を示す図、第２図ｔａｌ〜（
ｄ）は本発明の第１の実施態様の一実施例を示す図、第
３図、第４図ｆａｌ 、 ｆｂ）はそれぞれ本発明の第
１の実施態様の他の実施例を示す図、第５図ｆａ）〜（
ｈｌは本発明の第２の実施態様の一実施例を示す図、第
６図、第７図ｆａ）〜（Ｃ）はそれぞれ本発明の第２の
実施態様の他の実施例を示す図、第８図（ａｌ〜（Ｃ）
は本発明の第３の実施態様の一実施例を示す図、第９図
ｔａ＋〜ｆｆｌは本発明の第４の実施態様の一実施例を
示す図である。 ｌ・・単結晶シリコン基板 ２・・Ｓｉｎ、膜 ３，１２・・堆積シリコ／膜４ シ
リコンイオン打ち込み ５、１０．１３・・・単結晶領域 ６・・・シリコンイオンビーム照射 ８・・シリコン島の細くなった部分 ９、１４．１４’・・非晶質領域 １１ 多結晶領域 １５・・マスク 代理人弁理士 中村純之助 多１１丁（ｅＶｆ’ 、！ｔ７′２ 図 １ （ｂ） （Ｃ） 一幸２図 士３図 ：、ｉ−４Ｂｌ （Ｑ） ＩＦ５ 図 （Ｑ） Ｉ５ 図 （ｂ） Ｉ ５図 （ｅ） （ｆ） （９） 木５ 差１ （ｈ） へ １６図 ゛セー ７罵 （ｂ） 十 ８呟１ （ｂ） （Ｃ） １７′９ 川 （Ｑ） ｔ９享ｉ （Ｃ）
Claims (5)
- （１）絶縁基板上もしくは絶縁膜を有する半導体基板上
に多結晶半導体もしくは非晶質半導体からなる半導体膜
を被着する第１の工程と、前記基板を加熱しかつ前記半
導体膜に、質量粒子を照射することによって、前記多結
晶半導体を非晶質化して非晶質化した部分の多結晶化を
防止しつつ、もしくは前記非晶質半導体の多結晶化を防
止しつつ、前記半導体膜に単結晶領域を形成する第２の
工程とを含むことを特徴とする半導体装置の製造方法。 - （２）前記第２の−Ｌ程において前記基板を加熱しつつ
前記質量粒子の照射を行ないかつその照射面積を徐々に
減らしていくか、あるいは照射領域を移動させていくこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 - （３） 前記第２の工程において前記基板を加熱しつつ
前記質量粒子の照射を行ないかつその加速ニーネルキー
を徐々に減少させていくかあるいは増加していき、前記
半導体膜中に生しる多結晶領域を該質量粒子照射により
非晶質化し、その後前記基板を加熱して該非晶質領域を
弔結晶化することを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 - （４）前記第２のに程において形成された＋ｉｉｉ記１
Ｆ結晶領域のチャネリングの方向からｉｉｉ記質量拉／
−の照射を行ない、前記多結晶半導体を選択的に非晶質
化することを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 - （５）前記第２のし程＋Ｃおいて前記基板を加熱し、該
加熱によって前記半導体膜中に生じる多結晶領域をマス
クを用いた前記質量粒子の照射により選択的に非晶質化
し、その後前記基板を再び加熱して該非晶質領域を弔結
晶化することを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101684A JPH0732121B2 (ja) | 1984-05-22 | 1984-05-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101684A JPH0732121B2 (ja) | 1984-05-22 | 1984-05-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60246619A true JPS60246619A (ja) | 1985-12-06 |
| JPH0732121B2 JPH0732121B2 (ja) | 1995-04-10 |
Family
ID=14307167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59101684A Expired - Lifetime JPH0732121B2 (ja) | 1984-05-22 | 1984-05-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732121B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62101017A (ja) * | 1985-10-28 | 1987-05-11 | Sony Corp | 半導体層の形成方法 |
| JPS62277719A (ja) * | 1986-05-27 | 1987-12-02 | Sharp Corp | 低抵抗多結晶シリコン薄膜の形成方法 |
| JPS63185016A (ja) * | 1987-01-27 | 1988-07-30 | Sony Corp | 半導体薄膜の形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5544789A (en) * | 1978-09-27 | 1980-03-29 | Nec Corp | Formation of mono-crystal semiconductor layer |
| JPS58167490A (ja) * | 1982-03-23 | 1983-10-03 | Nippon Telegr & Teleph Corp <Ntt> | 非晶質膜上の単結晶形成法 |
-
1984
- 1984-05-22 JP JP59101684A patent/JPH0732121B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5544789A (en) * | 1978-09-27 | 1980-03-29 | Nec Corp | Formation of mono-crystal semiconductor layer |
| JPS58167490A (ja) * | 1982-03-23 | 1983-10-03 | Nippon Telegr & Teleph Corp <Ntt> | 非晶質膜上の単結晶形成法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62101017A (ja) * | 1985-10-28 | 1987-05-11 | Sony Corp | 半導体層の形成方法 |
| JPS62277719A (ja) * | 1986-05-27 | 1987-12-02 | Sharp Corp | 低抵抗多結晶シリコン薄膜の形成方法 |
| JPS63185016A (ja) * | 1987-01-27 | 1988-07-30 | Sony Corp | 半導体薄膜の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732121B2 (ja) | 1995-04-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |