JPS6024059A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6024059A
JPS6024059A JP58132349A JP13234983A JPS6024059A JP S6024059 A JPS6024059 A JP S6024059A JP 58132349 A JP58132349 A JP 58132349A JP 13234983 A JP13234983 A JP 13234983A JP S6024059 A JPS6024059 A JP S6024059A
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etching
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polycrystalline
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「かや」沼　昭夫
Akio Kashiwanuma
Minoru Nakamura
稔 中村
Katsuaki Asano
浅野　勝昭
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Sony Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は各種単体半導体装置、或いは半導体集積回路装
置等の半導体装置の製造方法に係わる。
背景技術とその問題点 各種半導体装置の製造に当って半導体基板例えばシリコ
ン基板上に形成した多結晶半導体層或いは非晶質半導体
層を選択的にエツチングする工程を伴う場合がしばしば
ある。
本発明の理解を容易にするために、まず第１図ないし第
９図を参照してシリコン基板上にシリコンの多結晶半導
体層を形成し、これに対して選択的エツチングを施して
半導体装置を得る従来方法の一例を説明する。この例に
おいては、ＰＮＰ型のバイポーラトランジスタを得る場
合である。
まず、第１図に示すようにＰ型の単結晶シリコンサブス
トレイト（１）を設け、その−主面（１ａ）に臨んで選
択的拡散等によってＮ型の埋め込み領域（２）を形成す
る。
第２図に示すようにサブストレイト（１）の主面（１＆
）上に全面的ＫＮ型のシリコン半導体層（３）をエピタ
キシャル成長して、単結晶シリコン基板（４）を形成す
る。
第３図に示すように、基板（４）のシリコン半導体層（
３）に、埋め込み領域（２）上において最終的にコレク
タ動作領域を形成する部分（３ａ）とコレクタ取シ出し
電極を形成する部分（３ｂ）とを残して他部を選択的に
熱酸化して厚い酸化物絶縁層（５）を形成する。
第４図に示すように、半導体層（３）上に酸化物絶縁層
（５）上を含んで全面的にＰ型の不純物例えばゾロンＢ
がドープされた多結晶シリコン半畳体層（６）を化学的
気相成長法（ＣＶＤ法）によって形成し、例えば最終的
にペース電極数シ出し領域とペース電極となる部分を残
し、他部を選択的にエツチングしてノリーン化する。そ
してこの多結晶シリコン半導体層（６）上を含んで全面
的に同様に例えばＣＶＤ法によってＳｉＯ□酸化物のマ
スク層（７）を形成する。
第５図に示すようにマスク層（７）に対してフォトエツ
チングを行って半導体層（３）の部分（３ｍ　）の一部
、特に最終的にエミッタ領域が形成される番修部分上に
選択的に窓（７ａ）を穿設し、この窓（７＆）を通じて
多結晶シリコン層（６）を選択的エツチングして窓（７
ａ）に対応する窓（６ａ）を穿設する。
第６図に示すように、窓（７ａ）及び（６ａ）を通じて
多結晶シリコン層（６）及びこれの上のマスク層（７）
をマスクとして半導体層（３）の部分（３ａ）に選択的
にＰ型の不純物例えばゾロンＢをイオン注入してＰ型の
不純物の注入領域（８）を形成する。
第７図に示すように、窓（７ａ）を閉塞するように領域
（８）上を含んでＳＳＯ□酸化物絶縁膜（９）を、ＣＶ
Ｄ法等によって全面的に形成し、さらに熱処理を行って
イオン注入領域（８）を活性化処理してペース領域とす
ると共に、部分（３ａ）上に直接的に被着された不純物
がドープされた多結晶シリコン層（６）からその不純物
を部分（３ｍ）に拡散させることによってペース領域（
８）の例えば周囲にペース電極数シ出し用の高濃度領域
（８ａ）を形成する０ 第８図に示すように、酸化物絶縁層（９）に対してフォ
トエツチングを行って領域（８）上の一部に窓（９ａ）
を穿設すると共に半導体層（３）の他部（３ｂ）上に酸
化物絶縁層（９）とこれの下のマスク層（７）を夫々選
択的エツチングして部分（３ｂ）を外部に露出する窓α
Ｑを穿設する。そしてこれら窓（９ａ）及びＱＯを通じ
てＮ型の不純物を夫々例えばイオン注入してエミッタ領
域ぐっとコレクタ電極域シ出しの低抵抗領域（６）を形
成する。
第９図に示すように、ペース電極数シ出し領域（８ａ）
に連接する多結晶シリコン層（６）上の一部にこれを外
部に露呈する窓（至）を形成し、窓（９ｍ）　、αＱ。
（イ）を通じて夫々エミッタ電極αゆ、コレクタ電極（
ロ）。
ペース電極（ロ）の各金属電極、例えばアルミ’ｚウム
電極を形成する。この場合、これら電極αゆ〜ＱＩとＳ
ｔＯ□酸化物絶縁層（９）とのなじみが低いことに鑑み
て、絶縁層（９）の表面に必要に応じて薄いシリコン多
結晶層α力をＣＶＤ法等によって形成しておく。
このようにして基板（４）に低抵抗の埋め込み領域（２
）上において半導体層（３）の部分（３ａ）の一部α時
をコレクタ領域とし、これの上にペース領域（８）が形
成され、さらにこれの上にエミッタ領域ａ）が形成され
たＰＮＰバイポーラトランジスタが得られる。
上述したようなバイポーラトランジスタの製造方法によ
れば、ペース電極の一部となる多結晶シリコン半導体層
（６）の、半導体層（３）の部分（３ａ）に直接的に連
接する部分からの不純物拡散によってペース領域（８）
のペース電極数シ出し領域（８ａ）を形成するものであ
るからこの領域（８ａ）とペース電極としてのシリコン
多結晶層（６）との位置関係は自動的に設定、すなわち
いわゆるセルファラインされるものであるのでペース領
域の狭隘な表面部分からのペース電極数シ出しを容易に
行うことができるものである。
ところが上述した半導体装置の製造方法のように多結晶
層に対する選択的エツチングを伴う場合種々の問題点が
生じる、この問題点について第１０図を参照して説明す
る。第１０図は前述した第７図において酸化物絶縁層（
９）を取シ除いた状態の要部の拡大断面を示すもので、
第１０図において第７図と対応する部分には同一符号を
付す。まず第１の問題点は多結晶層（６）の表面がその
粒子によって凹凸を有しているためにこれの上に形成し
た酸化物膜（７）の窓（７ａ）を通じて選択的エツチン
グを行う場合、そのエツチングの深さを半導体層（３）
の表面にとどめる場合、多結晶シリコン層（６）の表面
の凹凸を踏襲した凹凸表面αすを形成することで６Ｄ、
このような凹凸表面α呻が形成された場合、この表面α
呻からイオン注入されて形成されたペース領域（８）も
またその下面が凹凸を有するために、これの上に第８図
で説明したようにエミッタ領域αρを形成する場合ペー
ス幅、すなわちエミッタとコレクタ間の簡隔が一様でな
くいわゆる・リチス゛ルーするなどの事故を招来するば
かシでなく、その不安定な凹凸面のために安定した特性
が得られないとか、その特性の制御性及び再現性が悪い
という欠点を有する。
そしてこのような凹凸表面α呻が生じないようにするた
めには、半導体層（３）に入シ込んだ深いエツチングを
行えばよいものであるが、・このようにするときは半導
体層（３）を予め充分大なる厚さに形成しおく必要があ
り、さらにこの半導体層（３）の形成処理の形成工程が
不利となるとともに同様に再現性において問題が生じる
。
また、第２の問題点は、この多結晶シリコン層（６）の
エツチングを通常のウェットエツチングによって行う場
合、そのエツチング速度は等方性を有するために、その
エツチング窓（６ａ）は、酸化物マスク層（７）の窓（
７ａ）に比して大きいすなわち窓（７ａ）の周縁下に入
シ込んだいわゆるサイドエツチングが生じるために、こ
の多結晶シリコン層（６）からの不純物を半導体層（３
）に拡散して領域（８ａ）を形成する場合、この領域（
８ａ）と中央の本来のペース領域（８）との間に間隙ｇ
が生じて両者が連通しないなどの不都合が生じてくる場
合がある。
さらに、また第３の問題点としては、上述したように不
純物が予めドープされた多結晶シリコン層を用いる場合
、例えば半導体集積回路においてこの多結晶層の他部に
よって抵抗体を構成しようとする場合、これがペース電
極としても用いられているために低比抵抗とされている
ので抵抗体として用いる部分においては、そのツクター
ンを繊細なパターンにするとか抵抗体パターン長を大に
するなどの集積度の低下を招来する欠点がある。
発明の目的 本発明は上述した諸欠点を回避することができるように
した半導体装置の製造方法を提供するものである。
すなわち、本発明においては、上述したように多結晶半
導体層或いは非晶質半導体層に対する選択的エツチング
を伴う半導体装置の製造工程において、半導体基板に入
υζむようカ深いエツチングをすることなく、エツチン
グによって露呈した基板表面が平滑な面として形成する
ことができるようにするものである。
また、本発明においては必要に応じて多結晶半導体層或
いは非晶質半導体層に対する選択的エツチングに際して
この半導体層の横方向に対するエツチングの進行、すな
わちサイドエツチングを必要に応じてほとんど生じさせ
ることなく形成することができるようにするなどこのサ
イドエツチングの制御を任意に行うことができるように
するものである。
さらに、また本発明においては電極層としての低比抵抗
の多結晶層と例えば抵抗体パターンのように高抵抗であ
ることが望ましい部分においては必要に応じてこれを高
抵抗状態で形成することができるようにするものである
。
発明の概要 すなわち本発明においては、半導体基板例えばシリコン
基板に対していわゆる結晶学的エツチングすなわち単結
晶半導体の面指数に依存性を有するエツチング液を用い
、一方、半導体基板としてその表面、すなわち板面方向
の結晶面、云い換えればその面指数を特定することによ
って、これと、これの上に形成した多結晶ないしは非晶
質半導体層とのエツチング速度の相違を利用しそそのエ
ツチングを行う。　。
さらにまた成る場合は本発明においては、多結晶ないし
は非晶質シリコン半導体層に対する不純物のドーピング
量にそのエツチング速度が依存することを利用してエツ
チングの制御性を得る＠さらにまた成る場合はこの不純
物ドーピング量とエツチング性との関係と、さらにドラ
イエツチングとの組み合わせによって多結晶ないしは非
晶質半導体層に対する選択的エツチングの制御性をさら
に向上させるものである。
すなわち、本発明においては半導体単結晶基板の面指数
に対するエツチング速度の依存性の大きいエツチング液
例えばＫＯＨエツチング液、或いはＡＰＷ　（アミン、
ピロカテコール、水）エツチング液を用い、一方上述の
半導体基板の主面をこのエツチング液に対してのエツチ
ング速度の小さい面指数の１１１結晶面に特定して、こ
れの上、において多結晶半導体層または非晶質半導体層
を形成して、これに対してその選択的エツチングを行う
。
また、成る場合は、上述した半導体基板上の多結晶半導
体層、または非晶質半導体層にその厚さ方向の少くとも
一部に不純物イオン注入の濃度のピークを有するイオン
注入を行い、その後この多結晶半導体層または非晶質半
導体層の厚さ方向に関する一部を残すドライエツチング
を行って、その後上述した面指数に対するエツチング速
度に依存性を有するウェットエツチングを行う。
さらに、また成る場合は、上述した面指数に選定した半
導体基板上に形成された多結晶半導体層または非晶質半
導体層の厚さ方向に関して、その半導体基板との界面近
傍を除く一部に不純物濃度ピークを有するイオン注入を
行ってこのイオン注入ピーク部を少くとも含んだ部分を
ドライエツチングで除去した後、アニール処理を行って
、実質的にその多結晶半導体層または非晶質半導体層の
面方向に関して不純物のドープ量が相違する部分を形成
し、その後、多結晶半導体層または非晶質半導体層に対
して上述した面指数に依存性を有するウェットエツチン
グ行う。
実施例 次に本発明による半導体装置の製造方法の一例を、先に
第１図ないし第９図を参照して説明したＰＮＰ型バイポ
ーラトランジスタを得る場合について第１１図ないし第
２０図を参照して説明しよう。これら第１１図ないし第
２０図において第１図ないし第９図に対応する部分には
同一符号を付す。
第１１図ないし第１３図に示すように、第１図ないし第
３図で説明したと同様の工程を採る。すなわち、この例
においても、単結晶の例えばシリコン半導体サブストレ
イト（１）上にシリコン半導体層（３）をエピタキシャ
ル成長してシリコン基板（４）を構成するものである。
しかしながら、特に本発明においては、基板（４）とし
てその面方向が（１１１）結晶面を有する基板とする。
すなわちｇｏ図に示すサブストレイト（１）の歪面（１
＆）が（ＯＸ）結晶面に選定されるものであシ、したが
ってこれの上に形成するシリコン半導体層の面方向も（
１１１）結晶掌として形成される。
そして第１４図に示すようにその面指数（１１１）に選
定された基板（４）上に例えば多結晶シリコン層（ハ）
をＣＶＤ法によって例えば３０００Ｘの厚さに、形成す
るものであるが、特に本発明においてはこの多結晶シリ
コン半導体層（２）としてこれの生成時には不純物がド
ープされていない多結晶シリコン層として形成し、その
後これの所要部に所要の不純物濃度をもって不純物イオ
ン例えばＢ＋或いはＢＦ２＋またはＡｌｌ＋等をイオン
注入して後に詳述する濃度のイオン注入を行う。
そしてこの場合多結晶シリコン層（ハ）に対するイオン
注入はこれが半導体層（３）に対する濃度に影響が及ぶ
ことをできるだけ回避するためにその不純物濃度分布の
ピーク値が半導体層（３）との界面よシ離間した位置に
すなわち例えば多結晶シリコン層（ハ）の厚さ方向に関
する中間部或いは表面側に存在するようにすることが望
ましい・ 第１５図に示すように同様に例えばＣＶＤ法によって酸
化物マスク層（７）を全面的に形成する。
次いで、第１６図に示すように、この酸化物マスク層（
７）に対して例えばフォトエツチングによって第５図で
説明したと同様の窓（７Ｋ）を穿設し、この窓（７ａ）
を通じてこれの下の多結晶シリコン層（ハ）に対して選
択的エツチングを行って窓（７ａ）に対応する窓（２６
ｍ）を穿設する。この窓（２６ｍ）の穿設すなわち多結
晶シリコン層ｆｉＫ対する選択的エツチングはシリコン
の面指数に対する依存性を有するエツチング液例えばＫ
ＯＨ溶液（Ｈ２Ｏ２０００Ｃｍ　Ｋ対しＫＯＨ２５０ｆ
ｉの割合とした水溶液）或いはＡＰＷ液（エチレンジア
ミンＮＨ２（ＣＨ２）２とピロカテコール０６ＴＩ４（
ｏｎ）２とＨ２Ｏを夫＃　２５５　ＣＣ、４５Ｅｌ　、
−ｘ２ｏ　ｃｒ、で混合した溶液）によってそのエツチ
ングを行う。
このとき多結晶シリコン層（ハ）に対するエツチングは
、比較的早く進行するも半導体層（３）の表面の（ｉｉ
ｔ）結晶面が露呈するところまで、シリコンに対するエ
ツチングが進行すると、ことにおいてエツチング速度が
急激に低下して見かけ上そのエツチングが停止するので
、この時点でエツチング処理をやめる。このようにする
と多結晶シリコン層に）のみがエツチング除去された窓
（２６ｍ）が形成され、この窓（２６ａ）内に露出され
た半導体層（３）の表面は（１１１）面による平滑な面
となる。すなわち、上述したＫＯＨ溶液溶液上ＡＰＷ溶
液等のいわゆる結晶学的異方性を有するエツチング液は
シリコン単結晶に対して、その（１１１）面に対するエ
ツチング速度が（１００）面に対するそれの１／１００
０程度にも低いものである。ところが、多結晶半導体層
においてはこれら両結晶面（１００）面、　（１１１）
面等が混在して存在することになるので、この多結晶シ
リコン層（ハ）に対するエツチングは主としてエツチン
グ速度の大きい（１００）面を中心にそのエツチングが
進行するのでこの多結晶シリコン層（ハ）に対してはそ
のエツチングの進行が早く進行する。ところが、そのエ
ツチングが（１１１）面を有する基板（４）すなわち半
導体層（３）の表面に達するとそのエツチング速度が格
段的に低下するので見かけ上ことにおいてエツチングの
進行が停止するのである。したがってこの時点でエツチ
ング処理を終了させれば、多結晶層■のみが除去され（
０１）面による平滑な面を有する半導体層（３）の表面
が露呈することになる。
次に第１７図に示すように、窓（７ａ）及び（２６ａ）
を通じて露呈した半導体層（３）の部分（３ａ）にＰ型
の不純物例えばゾロンＢをイオン注入してイオン注入領
域（８）を形成する。
次に第１８図に示すように第７図で説明したと同様の酸
化物絶縁層（９）を形成し、熱処理を施すことによって
イオン注入領域（８）を活性化してペース領域、とする
と共に、その例えば周囲に多結晶シリコン層（ハ）よシ
のＰ型の不純物を拡散してペース電極取シ出し領域（８
ａ）を形成する。この場合、注目すべきは領域（８ンの
底面は半導体層（３）のイオン注入面が平滑平坦面であ
るのでこれを踏襲した平滑且つ平坦な面として形成され
ることである。
次に第１９図に示すように第８図で説明したと同様に半
導体層（３）の部分（３ａ）におけるペース領域（８）
上の一部の絶縁層（９）とさらに部分（３ｂ）における
絶縁層（７）及び（９）を選択的にフォトエツチング等
によってエツチングして夫々窓（９ａ）及びαＱを開け
、これら窓を通じてＮｕの不純物をイオン注入してエミ
ッタ領域αつを形成するとともに低比抵抗のコレクタ電
極域シ出し領域（６）を形成する。
次に第２０図に示すようにペース電極となる多結晶シリ
コン層（ハ）の一部上のマスク層（７）及び（９）にフ
ォトエツチングによって窓（２）を穿設し、この部分に
ペース金属電極０→を形成すると共に各領域（６）及び
０埠に夫々コレクタ電極（ト）、エミッタ電極（Ａ４を
オーミックに被着する。これら電極（１４１、（ト）及
び■は夫々アルミニウム金属電極等を全面蒸着して後、
選択的エツチングすることによって夫々所望のパターン
に形成し得る。尚、この場合においてもＳｉＯ２層（７
）及び（９）に対するアルミニウムの親和性が低いこと
に鑑み、その表面に必要に応じて薄い多結晶シリコン層
ａｆ）をＣＶＤ法等によって形成することができる。
このようにして、第９図に説明したと同様のＰＮＰ型の
バイポーラトランジスタが得られるものであるが、特に
本発明製造方法による場合、各エミッタ領域ａ１とペー
ス領域（８）が半導体層（３）の部分（３ａ）の平滑な
表面からのイオン注入によって形成されたことによって
夫々平坦な面として形成されるので両者間の間隔、すな
わちペース幅を均一安定に再現性よく得ることができる
ものである０またエミッタ領域αルがその凹凸によって
コレクタ領域にパンチスルーするような事故も回避でき
、信頼性の高いトランジスタ、すなわち半導体装置を得
る仁とができるものである。
上述した方法によれば、第２１図に示すように窓（２６
７１）によって露出した半導体層（３）の表面は平滑な
面一として形成されるものであるが、この場合において
本、多結晶シリコン層（ハ）においてはそのエツチング
が等方性を有するために窓（２６ａ）の輪郭形状は窓（
７ａ）に比して大きい、すなわちサイドエツチングが生
じる。そしてこのようなサイドエッチの発生が望ましく
ない場合においては、この多結晶シリコン層６１ＪＣ対
するエツチングを方向性を有するエツチングが可能なド
ライエツチング例えば反応性イオンエツチング（ＲＩＦ
Ｅ）と前述した結晶学的エツチングによるウェットエツ
チングとの双方を組み合わせ適用することによって回避
することができる。すなわち、例えば第２２図に示すよ
うに多結晶シリコン層（ハ）に対するエツチングを窓（
７ａ）を通じてＲＩＥによるドライエツチングによって
多結晶シリコン層（ハ）の一部の厚さを残して所要の深
さｄだけエツチングし、その後第２３図に示すように前
述した結晶学的エツチングによるウェットエツチングに
よって多結晶シリコン層（ハ）の残部の厚さを窓（７ａ
）を通じでエツチングして窓（２６ａ）の穿設を行うよ
うにする。このようにするときはＲＩＥによるドライエ
ツチングが方向性をもって、すなわち多結晶半導体層（
ハ）の殆んど厚さ方向に関してのみそのエツチングを進
行させることができるので、多結晶シリコン層（ハ）の
例えば大半の厚さｄをドライエツチングし、残部の厚さ
のみをウェットエツチングによって行うことによってサ
イドエッチの発生を充分小さくすることができるのであ
る。
上述したようにドライエツチングと結晶学的エツチング
によるウェットエツチングとの組み合わせによってサイ
ドエッチの発生を回避することができるものであるが、
さらにとの方法をとることによって多結晶シリコン層（
ハ）に対して注入する不純物濃度を大にして充分低い比
抵抗を得るようにする場合のエツチング上の不都合を回
避することができる。すなわち、多結晶シリコン層に不
純物イオン例えばＢ＋、或いはＢＦ２＋′、或いはへ８
＋等をイオン注入した場合、これが高濃度をもってドー
プされた部分においては上述したウェットエツチングの
エツチングレートは極めて低くなるが、前述した例のよ
うに、予め多結晶シリコン層（ハ）に対する不純物イオ
ンの注入に際してその不純物濃度の濃度分布のピークが
多結晶シリコン層（ハ）と半導体層（３）との界面よυ
離間した中間部ないしは表面側に位置するようにして、
前述したドライエツチングに際してこの不純物イオンが
高濃度にドープされた部分例えばその濃度のピーク値を
示す深さよシも深い位置までそのエツチングなし、その
後ウェットエツチングすれば不純物の高濃度部分が排除
されていることによってウェットエツチングは良好に行
われる。
そして、残された電極ないしは配線となるべき多結晶シ
リコン層（ハ）には、充分不純物がドープされているの
で、これからの不純物を半導体層（３）に拡散して低抵
抗の電極取り出し領域（８ａ）を形成することもできる
し、また、これ自体低比抵抗の電極ないしは配線となシ
得るのである。
更に１上述したＲＩＥによるドライエツチングの後ニ、
ウェット−エツチングを施すことによって選択的エツチ
ングを行う場合の効果を第２４図以下を参照してこれら
不純物濃度とエツチング速度との関連において詳細に説
明する。第２４図において破線図示の曲線０→は多結晶
シリコン層（ハ）に対してＢＦ２＋イオンを６０ｋｅＶ
の加速度をもって５×１０　の線量のイオン注入を行っ
た場合の濃度分布を示し、この場合の濃度のピーク値を
示す深さすなわちＲ２は４４０Ｘ程度である。また、同
図中実線曲線０■は同様に多結晶シリコン層（ハ）に対
してＢ＋イオンを３０ｋｅＶ　。
５Ｘ１０１５線量をもってイオン注入した場合の多結晶
シリコン層における濃度分布を示すものでこの場合のピ
ーク値を示す深さＲｐは１００ＯＸ程度となった。
このような夫々の濃度分布ｏｏ　、　０′４を示すもの
に対するものにおける多結晶シリコン層に対する結晶夫
々濃度分布が高い部分においてほとんどエツチングが進
行せずに濃度が低くなる部分において急激に早いエツチ
ング速度を示す。このようにイオン注入濃度とエツチン
グ速度とは多結晶シリコン層において大きく依存する。
したがって今、多結晶シリコン層（ハ）に対してその厚
さ方向の濃度分布が第２４図の曲線ｅｌＩ示すイオン注
入を行った場合においては第２４図に鎖線で説明した深
さｄのドライエツチングを行ってその後にウェットエツ
チングを施せば、不純物濃度の低い部分でエツチングが
なされるので高いエツチング速度で充分エツチングでき
る。ところが、第２４図中曲線０→の分布をもってイオ
ン注入する場合では同様に第２４図で示す深さｄのドラ
イエツチング後に、ウェットエツチングを行ってもエツ
チングが進行しにくい。したがって、第２２図及び第２
３図で説明した。方法を採る場合において不純物濃度分
布と、ドライエッチングの深さｄとは相互の関連におい
て選ばれる必要がある。因みに、不純物濃度が１０　”
　ａｔａｍＪｃｍ３以上の場合、結晶学的ウェットエツ
チングでは、不純物イオンがＢ　、　ＢＦ２＋のときは
５０Ｖ’ｈ以下のエツチング速度となシ、ＡＩ！＋のと
きは５００Ｖ分となる。
濃度が１０　”　ａ　ｊａｍｓ　／ｌ：ｔｎ’以下では
、夫々高いエツチング速度を呈し、不純物を殆んど含ま
ない多結晶シリコンでは１５００Ｖ分程度となる。また
、同様の濃度が１０”　ａｔｏｍｓΔ♂以上でエツチン
グ速度は最小となる。
更にまた、上述したようにドライエツチング後にウェッ
トエツチングを施す手順をとるものにおいて、ドライエ
ツチング後に、アニール処理を施しその後にウェットエ
ツチングを行う方法をとるときは、更にサイドエツチン
グの抑制を行うことができる。すなわち、今、実線曲線
（５１）に示す濃度分布をもって多結晶シリコン層中に
不純物のイオン注入がなされた場合を考えるときそのイ
オン注入後においてこれを熱処理、すなわちアニール処
理する場合、そのピーク部の不純物が拡散して破線図示
の曲線（５１）’に示すようになだらかな特性となる・
ところがとのような分布（５１）を有するものにおいて
表面から第２６図中深さｄの位置までそのドライエツチ
ング、例えばＲＩＥによってとれを排除し、その後アニ
ール処理を施した場合、高濃度部分が排除された低濃度
部分での変化であるので、（５１）”に示す程度に小な
る変化である。したがって第２２図で説明したように多
結晶シリコン層（ハ）の一部を残してその不純物イオン
のピーク値を示す深さＲｐよシ大なる深さにまでドライ
エツチングを施した場合、そのドライエツチングが施さ
れた溝の底部における濃度分布は、第２６図中曲線（５
１）“に示す低い濃度を有するものであるに比し、これ
以外の部分においてはドライエツチングによってその高
濃度部分の排除がなされていないために破線（５１）’
に示す、曲線（５１）”に比し高い濃度を示すことにな
る。したがって、その後結晶学的ウェットエツチングを
行った場合、不純物濃度の低い溝すなわち窓（７ｍ）下
においてはそのエツチング速度は大となるが、これ以外
の部分においてはそのエツチング速度はこれに比し小と
なるためにサイドエッチがほとんど生じることなく窓（
７ａ）に一致したノリーンのエツチングが多結晶シＩＪ
コン層（ハ）においてなされることになる。
尚この場合前述したようにそのイーオン濃度ＡＸＩ　Ｑ
　１９／ｃｍ３以上とするときに急激にそのエツチング
速度が低下するので、アニール処理後において、ドライ
エツチングによる溝を形成した部分以外においてその濃
度がｌ　Ｑ　”７ｃｍ３を越えるようにイオン注入条件
を選定することが望ましいのでちシまた、このような濃
度に選定するときは前述した多結晶シリコン層を例えば
ペース電極としての一部として用いるに充分な低い比抵
抗とすることができるものである。
尚、上述したように、ドライエツヂング→アニール処理
→☆エツトエツチングという手ＩＩＩによる方法による
ときは、多結晶シリコン層翰に対する選択的微細Ｉリー
／のエツチングを高繊細度をもって行うことができるも
のであるＯ 尚、上述した例においては多結晶シ１】コン層の選択的
エツチングについて説明したが、他の多結晶ないしは非
晶質半導体層のエツチング工程を伴う場合に適用して同
様の効果が得られる。
また、上述の例はＰＮＰバイポーラトランジスタを得る
場合に本発明を適用した場合であるが、他の種々の単体
半導体装置或いは高密度集積回路をはじめとする各種半
導体集積回路装置を得る場合に本発明を適用することが
できる。
発明の効果 上述したように本発明によれば多結晶ないしは非晶質半
導体層の選択的エツチングにおいてエツチング除去され
た面を平滑な面として形成し得ることによって安定性に
優れ、信頼性の高い且つ再現性に優れた半導体装置を得
ることができる。
さらに、上述したように不純物のイオン注入による濃度
分布とさらにドライエツチングとの組み合わせの適用に
よってサイドエツチングを任意に制御でき、目的に即し
た多結晶ないしは非晶質半導体層の微細パターン化が達
成できるの、で信頼性の高い半導体装置を得ることがで
きると共に、例えば半導体集積回路における高密度化が
達成できるものである。
また、本発明製法においては多結晶ないしは非晶質半導
体層を形成して後、不純物のイオン注入を行うようにし
たのでそのイオン注入の濃度ノ９ターンを選定すること
によって例えば半導体集積回路等において多結晶シリコ
ン層によって抵抗体を形成する場合にこの部分における
比抵抗を高めることができ、これによって抵抗体パター
ンの微小化が可能となシよシ集積回路の高密度化を図る
ことができる。
【図面の簡単な説明】
第１図ないし第９図は従来の半導体装置の製法の説明に
供する工程図、第１０図はその説明に供する要部の拡大
断面図、第１１図ないし第２０図は本発明製造方法のｍ
−を示す工程図、第２１図はその説明に供する要部の拡
大断面図、第２２図及び第２３図は本発明製法の他の例
の説明に供する要部の工程における拡大断面図、第２４
図は本発明の説明に供する不純物イオン濃度分布図、第
２５図はこれに対応するエツチング速度の分布図、第２
６図は本発明製法の説明に供する濃度分布図である。 （１）は半導体サブストレイ）、（３）は半導体層、（
４）は半導体基板、（ハ）は多結晶半導体層、（７）は
酸化物マスク層、（７ｍ）はその窓である。 第５図 第６図 第７図 第９図 第１１図 第２１図 りに 第ｎ図 第ｎ図 ｋｔＢ４ｆ６ａｚ３２　（Ｘ　） 手続補正書 （特許庁審判艮　殿） １、事１件の表示 昭和５８年特許願間第１３２３４９号 ２、発明の名称　半導体装置の製造方法３、補正をする
者 事件との関係　特許出願人 住所　東京部品用区北品用６丁目７番３５号名称（２１
８）　ソニー株式会社 代表取締役　大　賀　典　雄 ５、補正命令の日付　昭和　年　月　日６、補正により
増加する発明の数 （１１Ｆ！ＡＭ書中、第２頁２行、第５頁８行、第１２
頁５行、第１７頁１６行及び第２６頁４行「Ｐ　Ｎ　Ｐ
Ｊを夫々［ＮＰＮＪと訂正する。 （２１同、第２頁１３〜１４行「コレクタ動作領域」を
「エミッタ・ベース領域」と訂正する。 （３）同、第４頁末行〜第５頁２行「これら電極・・・
の表面に」を削除する。 （４）　同、第７頁３〜９行［そして・・・・生じる。 」を削除する。 （５）同、第１７頁１１〜１２行［８ｉ０２層・・・そ
の表面に」を削除する。 （６）同、第２０頁５行「Ａｓ等」を「Ａｓ　、Ｐ　、
８を等」と訂正する。 （７）　同、第１２頁５行ｒ　５００Ｘ／分となる。」
をｒ５００Ｘ／分、Ｐ　のときは６００　Ｘ／分、Ｓｔ
　のときは４００Ｘ／分となる。」と訂正する。 （８）図面中、第１９図及び第２０図を夫々添付図面の
通り補正する。 以　上

Claims (1)

    【特許請求の範囲】
  1. 基板の面指数に対するエツチング速度の依存性の大きい
    エツチング液を用いて、上記エツチング速度の小さい面
    指数の基板上の多結晶半導体層または非晶質半導体層を
    選択的にエツチングする半導体装置の製造方法。
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