JPS60239109A - 演算増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は０ＭＯ８）ランジスタを構成要素とする演算増
幅器（以下、　ＣＭＯ８演算増幅器と称す）に関するも
ので、更に詳細には、このような回路において電源雑音
除去比を大幅に改良した回路に関するものである。

〔従来の技術〕

一般に、この種のＣ！ＭＯＳ演算増幅器は、正負両電源
で駆動され、差動入力端子を有する第１の増幅回路と、
この第１の増幅回路の出力を入力端子に受ける第２の増
幅回路と１位相補償回路と、前記第１・第２の増幅回路
及び位相補償回路に必要なバイアス電圧を供給するため
のバイアス回路を有しているが、従来の位相補償回路は
、コンデンサと抵抗により構成されていた。

以下余白 〔発明が解決しようとする問題点〕 しかし、このような構成では、後で詳細に解析するよう
に、電源雑音が、低周波においては。

第１の増幅回路ではある程度抑圧されるが次段（第２）
の増幅回路においてこの回路の利得分だけ増幅されて出
力に現われ、一方、高周波においては、そのまま利得１
で現われ、従って。

電源雑音除去比が良好でないという欠点があった。

〔問題点を解決するための手段〕

本発明は、上述したＣＭＯＳ演算増幅器において、前記
位相補償回路がコンデンサと、前記第２の増幅回路の出
力を入力端子に受けるソースフォロワ回路とから構成さ
れ、該ソースフォロワ回路の電流を前記バイアス回路よ
り供給されるバイアス電圧で制御するとともに前記ソー
スフォロワ回路を構成するＭＯＳ　）ランジスタのゲー
トサイズ比を最適化することにより、電源雑音除去比を
大幅に改良したことを特徴としている。

〔実施例〕

次に９図面を参照して本発明の詳細な説明する。

第６図は従来のＣＭＯＢ演算増幅器の一構成例を示すも
のである。本回路において、１はバイアス回路、２は差
動増幅回路、３及び４は演算風 増幅器のそれぞれＡ転入刃端子及び非反転入力端子、５
、は−増幅回路、６は位相補償回路、７はコンデンサ、
８は抵抗５Ｍ１〜Ｍ７はＭＯＳトランジスタ＋　■Ｉ　
＋　ｖ２　、ＶＯＩＬＬは各節点の電位、ＶＤＤは正の
電源、　ＶＳＳは負の電源である。

この回路において電源雑１１除去比なり、下に考察する
。今、正の電源ＶＤＤの電圧が変動したり。

ＶＤＤに雑音が重畳した場合、演算増幅器の出力がこれ
らの変動及び雑音の影響をどの程度受けるかを小信号等
価回路を用いて考察する。第４図は、第３図の回路にお
いて差動入力電圧が一定で正の電源ＶＤＤのみが変動し
た場合の小信号等価回路を表わしたものである。この回
路において＋　ｇｍ及び１７（ＩｓはＭＯＳ　トランジ
スタのそれツレトランスコンダクタンス及びソース・ド
レインコンダクタンスであり、添字は各ＭＯ８トランジ
スタの番号に対応する。また、ｃ、は位相補償用コンデ
ンサの容量値＋　１７０は同じく位相補償用抵抗のコン
ダクタンスを示す。さらに、υｄｄは正の電源の変動分
、τ１　υ２・−りは各節点の電圧変動分を表わす。

本回路において下式が成立する。

（１）式より　、、−ａｍけム±−τｄｄｇｍ＋　＋ｇ
ｄｓ＋　十ｇｄｓｓ よυｄｄ（−’　ｇｄｓ　＜　１７ｍ　）上式を（２）
式に代入し、適宜ｇｔｉｓ　＜　ｇ□を考慮し。

式を簡略化すると。

τ。１〆υｄｄ−＝社姓ｄは−−（５）（Ｕｄｓ２＋ｇ
ｔｔｓ４）　（（ｌｔｔｓｂ　＋ＬＪｔｉｓン）＋Ｑｔ
ｒｕ　ｙｃとなる。ここで上式に（４）式を代入し、絶
対値をとると。

した力３って、低周波においては。

〜　ｇｄｓａ ｌ　ｖｏｕｔＡｔｉｔｔ　ｌ　”　（７）ｇｄｓ２＋ｇ
ｄ８４ｇｄ８６＋ｇｄ８７高周波においては＋　ｇｃ＞
ｇｔｉａを考慮して。

１υｏｕ−ｄｄ１＝　１　（８） （７）式及び（８）式より次のことが言える。すなわち
、低周波においては、ｖＤＤ雑音は−う差動増幅回路２
ではある程度抑圧されるが９次段の増幅回路５において
、この回路の利得分だけ増幅されて出力に現われる。ま
た、高周波においては。

ＶＤＤ雑音はそのまま利得１で現われる。したがって電
源雑音除去比は良好でない。従来のＣＭＯＳ演算増幅器
にはこのような欠点があった。

第１図は本発明の一実施例を示す図である。

第６図と同一の構成要素には同一の参照数字・記号が付
しである。その他Ｍ８．Ｍ９はＭＯＳトランジスタ、■
３は節点電位である。

本回路の電源雑音除去比を第３図の回路と同様に考察す
る。

第２図は、第１図の回路において差動入力電圧が一定で
正の電源ＶＤＤのみが変動した場合の小信号等価回路を
表わしたものである。記号の意味は第４図と同様である
。但し、ｎ”はＭＯＳ　）コンデンサＭ８のゲートにバ
イアス回路より供給される電圧のＶＤＤ雑音成分を表わ
す。

すなわちＭ８ゲートにはｎ　ｖｄ’、１が印加されるこ
とになる。

本回路において下式が成立する。

第４図の回路と同様にして上式を解くと。

ここで上式に（１３）式を代入し、絶対値をとると。

したがって、低周波においては。

ｇｄｓ４１７常６ １υｏｕｔＡ）ｔｔｄｌ　＝　−Ｘ　−（１６）Ｕｔｉ
ｓ２＋ｇｔｉｓａ　Ｕｃｉｓ６＋Ｑｔｉｓ７となり、第
４図と同様であるが、高周波においては。

ｌ　υｏｕｔ／ｖｄｒｔ　ｌ　＝　１−＜　ｉ　ｎ）Ｍ
　（１７）Ｂｑ となり　（、、）　ＱｍＢ−１とすれば上式は０となり
ｍｑ 電源雑音除去比は大幅に向上する。上記条件は。

Ｍ８ゲートに印加するＶＤＤ雑音の利得の調整、あるい
はソースフォロワ回路Ｍ８　、　Ｍ９のＵｒｎの比。

すなわちゲートサイズ比の最適化により容易に達成でき
る。

〔発明の効果〕

以上本発明には電源雑音除去比を大幅に改良できるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明によるＣ！ＭＯＳ演算増幅器の一実施例
の構成を示す回路図、第２図は第１図の小信号等価回路
を示す図、第３図は従来のＣＭＯＳ演算増幅器の一構成
例を示す回路図、第４図は第６図の小信号等価回路を示
す図である。 １・・・バイアス回路、２・・・差動増幅回路、３・・
・演算増幅器の反転入力端子、４・・・演算増幅器の非
反転入力端子、５・・・増幅回路、６・・・位相補償回
路、７・・・コンデンサ、８・・・抵抗２Ｍ１〜Ｍ９・
・・ＭＯＳ　トランジスタ、　Ｖｌ、　Ｖ２　、　Ｖｓ
　、　Ｖｏｕｔ　”゛各節点電位＋　ｖＤＩ）・・正の
電源、　ｖＳｓ・・・負の電源＋　ｇｍ・・・ＭＯＳ　
）コンデンサのトランスコンダクタンヌｇｃｔｓ・・Ｍ
ＯＳ　）コンデンサのソース・ドレインコンダクタンス
、τ１．υ２．υ３．υ０１４４＋υｄｄ・・・各節点
の小信号成分、Ｃ６・・・位相補償コンデンサの容量値
ｇ、・・・位相補償抵抗のコンダクタンス。 代理人σ１２７）弁理士ｆ＆　Ｉｍ　洋介第１図 ｙで 第２図

Claims (1)

1. 【特許請求の範囲】 １、正負両電源で駆動され、差動入力端子を有する第１
   の増幅回路と、該第１の増幅回路の出力を入力端子に受
   ける第２の増幅回路と１位相補償回路と、前記第１・第
   ２の増幅回路及び位相補償回路に必要なバイアス電圧を
   供給するためのバイアス回路を有するＣＭＯＳ演算増幅
   器において、前記位相補償回路がコンデンサと、前記第
   ２の増幅回路の出力を入力端子に受けるソースフォロワ
   回路とから構成され、該ソースフォロワ回路の電流を前
   記バイアス回路より供給されるバイアス電圧で制御する
   とともに前記ソースフォロワ回路を構成するＭＯＳ　）
   ランジヌタのゲートサイズ比を最適化することにより。 電源雑音除去比を大幅に改良したことを特徴とするＣＭ
   Ｏ８演算増幅器。