JPS60235455A - Dynamic memory - Google Patents

Abstract

PURPOSE:To execute a withstanding voltage test for a dynamic memory completely by forming an electrode for external connection connected to a capacitor electrode. CONSTITUTION:With the memory chip, an electrode 12 for external connection connected by lead sections 11 is shaped to capacitor electrodes 7, and the electrode 12 for external connection has structure in which a needle for a wafer prober can be brought into contact. A withstanding voltage test for an insulating layer in such a dynamic memory is executed by applying voltage between the electrode 12 for external connection and a semiconductor substrate 1 at a step such as the last (before bonding) of a wafer step, and voltage can be applied to the insulating layer without applying supply voltage for a circuit, thus allowing the test by applying voltage up to approximately four times as mush as operating voltage. Accordingly, chips having defective withstanding voltage can be thrown out positively by utilizing the electrode for external connection.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はＭＯＩＩＩ型ダイナ型ダイノミツクメモリー。[Detailed description of the invention] [Technical field of invention] The present invention is a MOIII type dyna type dynomic memory.

〔発明の技術的背景および背景技術の問題点１ＭＯ８型
ダイナミックメモリーは、複数箇のメモリーセルを配列
して成るもので、各メモリーセルは、半導体、例えばｐ
型シリコンの基板の表面に形成されたＭＯ８１１１ｎＴ
とキャパシターとを有し、該キャパシターは、半導体基
板に絶縁層即ち誘電体層を介して対向配置されたキャパ
シター電極を有する、第１図〜第３図はそのようなメモ
リーセルの一例を示すものである。図示の例では、ｐ型
シリコンの基板１のメサ部分ｌＯの表面に互いに近接し
て形成された？型領域２および３がそれぞれドレインお
よびソースを構成し、またこれらドレイン２およびソー
ス３０間の領域に、絶縁層、例えば厚さが２００ス程度
のシリコン酸化物５ｉｎ２の膜４ａを介して対向配置さ
れた導体層、例えばポリシリコン層５がキャパシタ電極
を構成している。[Technical Background of the Invention and Background Art Problems 1 The MO8 type dynamic memory is composed of a plurality of memory cells arranged, and each memory cell is made of a semiconductor, for example, p
MO8111nT formed on the surface of a type silicon substrate
and a capacitor, the capacitor having capacitor electrodes facing each other through an insulating layer, that is, a dielectric layer, on a semiconductor substrate. FIGS. 1 to 3 show an example of such a memory cell. It is. In the example shown, the mesa portions 1O of the p-type silicon substrate 1 are formed close to each other on the surface of the mesa portions 1O. The type regions 2 and 3 constitute a drain and a source, respectively, and a region between the drain 2 and the source 30 is disposed facing each other with an insulating layer, for example, a 5 in 2 silicon oxide film 4a having a thickness of about 200 μm interposed therebetween. A conductive layer such as a polysilicon layer 5 constitutes a capacitor electrode.

そして、これらにより、第４図に示すよう表回路が形成
されている。即ち、キャパシタ電極７とこれに絶縁層４
ｂを介して対向する基板の領域とによりキャパシタＣが
形成され、ドレイン２、ソース３およびゲート電極５に
よりトランスファトランジスタＴが形成されている。These form a front circuit as shown in FIG. That is, a capacitor electrode 7 and an insulating layer 4 are formed thereon.
A capacitor C is formed by the regions of the substrate facing each other via b, and a transfer transistor T is formed by the drain 2, source 3, and gate electrode 5.

また、ドレイン２にはアルミニウム線８がコンタクト９
で接続されている。アルミニウムａ８は第１図で図面上
横方向に延びビット線を構成している。一方、ゲート電
極５は、第１図で縦方向に延び、ワード線を構成してい
る。In addition, an aluminum wire 8 is connected to a contact 9 at the drain 2.
connected with. In FIG. 1, the aluminum a8 extends horizontally in the drawing and constitutes a bit line. On the other hand, the gate electrode 5 extends vertically in FIG. 1 and constitutes a word line.

また、キャパシター電極７を構成するポリシリコン層は
、第１図、第３図に示す窓穴７ａの部分以外は、メモリ
ーセルアレイブロック全体に拡がっている。Further, the polysilicon layer constituting the capacitor electrode 7 extends over the entire memory cell array block except for the window hole 7a shown in FIGS. 1 and 3.

また、図中、ポリシリコンの層５．７とアルミニウムａ
８、基板１０間は、絶縁層部分４ａ　、　４ｂ以外の部
分も、シリコン酸化物５ｉｎ２（全体を４で示す）で満
たされている。In addition, in the figure, a polysilicon layer 5.7 and an aluminum a
8. The space between the substrates 10, other than the insulating layer portions 4a and 4b, is also filled with silicon oxide 5in2 (the whole is indicated by 4).

ダイナミックメモリーはまた、外部接続用電極として、
チップの周辺に配置されたアドレス入力用電極、制御信
号入力用電極、データ読出し用電極等（図示しない）を
有し、これらにパッケージのリード電極がボンディング
される。Dynamic memory can also be used as an electrode for external connection.
It has address input electrodes, control signal input electrodes, data readout electrodes, etc. (not shown) arranged around the chip, and lead electrodes of the package are bonded to these.

各メモリーセルの動作は、次の通シである。キャパシタ
電極７は一定の電位に保持され、キャパシタ０には、ト
ランスファトランジスタＴを介してビットラインの信号
が電圧として書き込まれ、トランスファトランジスタＴ
がオフとなってもこの電圧が保持される。読出しの際に
は、キャパシタＣに蓄積された電荷が、トランスファト
ランジスタＴを介してビット２イン罠流れ出す３゜この
ように、キャパシターＣには、所定の電圧が印加される
ので、酸化＄４ｂの絶縁耐圧の信頼性を高めることがき
わめて重要である。しかるに、ウェーハ全体にわたって
絶縁耐圧が良好なチップを製造するのは困難である。し
かも、絶縁耐圧が良くないチップを完全に除去する、即
ちふるい落とすこともできカい。これは、所定時間（例
えば１秒）印加された電界に対する破壊頻度が、例えば
第５図に示す如くであることから分かるように、低電界
（領域Ａ）で絶縁破壊するチップのほか、中電界（領域
Ｂ）で絶縁破壊するチップがかなυあり、これらを、短
時間のテストで完全に選別（スクリーニング）すること
ができない。即ち、絶縁耐圧試験は、回路の電源電圧を
上昇させることによって行なっているが、あまり高くす
ると回路素子を破壊するおそれがあシ、従来、回路の動
作電圧の２倍程度までしか電圧を上げることができず、
このような電圧では、印加時間が十分ということがなく
、通常実施可能な時間の電圧印加では、より長時間電圧
を印加すれば絶縁破壊するであろうチップがすべては絶
縁破壊せず、耐圧不良のチップをすべてふるい落とすこ
とができないからである。The operation of each memory cell is as follows. The capacitor electrode 7 is held at a constant potential, and the bit line signal is written as a voltage to the capacitor 0 via the transfer transistor T.
This voltage is maintained even when the switch is turned off. At the time of reading, the charge stored in the capacitor C flows out through the transfer transistor T into the bit 2 trap.In this way, a predetermined voltage is applied to the capacitor C, so that the oxidized $4b It is extremely important to increase the reliability of dielectric strength. However, it is difficult to manufacture chips with good dielectric strength over the entire wafer. Moreover, it is also possible to completely remove, ie, screen out, chips with poor dielectric strength. As can be seen from the fact that the breakdown frequency for an electric field applied for a predetermined time (for example, 1 second) is as shown in Fig. There are some chips that break down in (region B), and these cannot be completely screened in a short test. In other words, dielectric strength tests are performed by increasing the power supply voltage of the circuit, but if it is too high, there is a risk of destroying the circuit elements, so conventionally, the voltage can only be raised to about twice the operating voltage of the circuit. I can't do it,
With such voltages, there is never enough time to apply the voltage, and if the voltage is applied for a normally practicable time, some chips that would break down if the voltage was applied for a longer period of time do not break down, resulting in poor withstand voltage. This is because it is not possible to sift out all the chips.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、ダイナミックメモリーの耐圧試験を完
全に行ない得るようにすることにある。An object of the present invention is to enable complete voltage resistance testing of dynamic memories.

即ち、これにより、良、不良の選別を信頼できるものと
し、フィールドに出されるダイナミックメモリーの信頼
性、特に長期信頼性を高めることにある。That is, this makes it possible to reliably distinguish between good and bad memory, thereby increasing the reliability, especially long-term reliability, of dynamic memories placed in the field.

〔発明の概讐〕[Overview of the invention]

本発明のダイナミックメモリーは、キャパシター電極に
接続された外部接続用電極を有するものである。この外
部接続用電極は、例えばウェー・・ブロ一式の針が接触
し得る構造のものである。本発明のダイナミックメモリ
ーは、上記外部接続用電極と半導体基板との間に電圧を
印加して、絶縁層の耐圧試験を行なうことができる。印
加電圧は、例えば、回路の動作電圧の４倍程度とするこ
とができる。このような試験は、例えば、ウェーッ・段
階の最後に、ウェーハプローバの針を上記外部接続用電
極に接触させて行なわれる。The dynamic memory of the present invention has an external connection electrode connected to a capacitor electrode. This external connection electrode has a structure with which, for example, a needle of a wave blower set can come into contact. In the dynamic memory of the present invention, a voltage can be applied between the external connection electrode and the semiconductor substrate to perform a withstand voltage test of the insulating layer. The applied voltage can be, for example, about four times the operating voltage of the circuit. Such a test is performed, for example, at the end of the wafer stage by bringing the needle of a wafer prober into contact with the external connection electrode.

〔発明の実施例〕[Embodiments of the invention]

第６図および第７図は、本発明のダイナミックメモリー
の一実施例を示したもので、第６図は全体のレイアウト
を、第７図は第６図の破線■で囲んだ部分を詳細に示す
。この実施例のメモリーチップは、４つのメモリーセル
アレイブロックＢｌ　。Figures 6 and 7 show an embodiment of the dynamic memory of the present invention. Figure 6 shows the overall layout, and Figure 7 shows the details of the part surrounded by the broken line ■ in Figure 6. show. The memory chip of this embodiment has four memory cell array blocks Bl.

Ｂ２　、　Ｂ３　、　Ｂ４を有する。これらのメモリー
セルアレイブロックからは、各種信号系、入力系のポン
ディングパッドが設けられ【いるが、図示されていない
。また、メモリーセルを駆動する周辺回路についても、
図示を省略しである。各メモリーセルの構造、動作は、
第１〜４図を参照して説明したのと同様である。本発明
のメモリーチップは、キャパシター電極７にリード部１
１により接続された外部接続用電極１２が設けられてい
ることを特徴とする。図示の例では、リード部１１およ
び外部接続用電極１２は、ポリシリコンによυキャパシ
ター電極７と一体に形成されたものであり、また、外部
接続用電極１２は、ウェーッ・プローパの針が接触可能
な構造となっている。岡、外部接続用電極１２は、ボン
ディングをする必要はないので、その位置は任意で、ｌ
、材料もポリシリコンに限らず、金属、金属酸化物等い
かなる導体材料であってもよい。It has B2, B3, and B4. These memory cell array blocks are provided with bonding pads for various signal systems and input systems, but these are not shown. Also, regarding the peripheral circuits that drive memory cells,
Illustrations are omitted. The structure and operation of each memory cell are
This is the same as described with reference to FIGS. 1 to 4. The memory chip of the present invention has a lead portion 1 on the capacitor electrode 7.
It is characterized in that an external connection electrode 12 connected by 1 is provided. In the illustrated example, the lead portion 11 and the external connection electrode 12 are formed integrally with the υ capacitor electrode 7 from polysilicon, and the external connection electrode 12 is in contact with the needle of the wave propper. It has a possible structure. Oka, the external connection electrode 12 does not need to be bonded, so its position can be arbitrary.
The material is not limited to polysilicon, and may be any conductive material such as metal or metal oxide.

上記のようなメモリーチップは、公知の製造技術で製作
することができる。The above memory chip can be manufactured using known manufacturing techniques.

このようなダイナミックメモリーの絶縁層の耐圧試験は
、例えばウェーハ段階の最後に（ポンディングの前に）
外部接続用電極１２と半導体基板１０間に電圧を印加す
ることによって行なう〇絶縁層は、キャパシター電極７
の下に位置する層４ｂのほか、ゲート電極５の下に位置
するもの層４ａ等があるが、薄いのは、上記２つの層４
ａ　、　４ｂであり、そのうち、層４ｂが大部分を占め
る。従って、層４ｂに電圧を加えて耐圧試験を行なえば
、チップについて十分信頼性の高い耐圧試験を行なった
ことになる。捷た、層４ａ等については、従来の耐圧試
験を別個に行なうこととしてもよい。Voltage testing of the insulation layer of such dynamic memories can be carried out, for example, at the end of the wafer stage (before bonding).
The insulation layer is formed by applying a voltage between the external connection electrode 12 and the semiconductor substrate 10.
In addition to the layer 4b located under the gate electrode 5, there is a layer 4a located under the gate electrode 5, but the thinner layer is the layer 4a located under the gate electrode 5.
a, 4b, of which layer 4b occupies the majority. Therefore, if a voltage is applied to the layer 4b and a withstand voltage test is performed, the chip has been subjected to a sufficiently reliable withstand voltage test. For the twisted layer 4a, etc., a conventional pressure resistance test may be conducted separately.

尚、図示の例のように、メモリーセルアレイブロックが
複数個ある場合も、電圧の印加は、全ブロックに共通の
電極１２によって行なわれるため、試験が簡単である。Incidentally, even when there are a plurality of memory cell array blocks as in the illustrated example, the voltage is applied by the common electrode 12 to all the blocks, so that the test is easy.

外部接続用電極１２への電圧の印加は、例えば、ウエー
ハプローバの針を外部接続用電極１２に接触させて行な
う。印加電圧は、例えば、回路の動作電圧の４倍程度と
することができる。このよう罠、高い電圧を加え得る理
由を以下に述べる。即ち、従来は、回路の電源電圧を上
昇させることにより、耐圧試験を行なっていたため、回
路素子を破壊しない範囲、即ち動作電圧の２倍程度に制
限されていた。これに対し、本発明では、回路の電源電
圧を印加することなく、絶縁層に電圧を加え得る。The voltage is applied to the external connection electrode 12 by, for example, bringing the needle of a wafer prober into contact with the external connection electrode 12. The applied voltage can be, for example, about four times the operating voltage of the circuit. The reason why such a high voltage can be applied will be described below. That is, in the past, the withstand voltage test was performed by increasing the power supply voltage of the circuit, which was limited to a range that would not destroy the circuit elements, that is, about twice the operating voltage. In contrast, in the present invention, voltage can be applied to the insulating layer without applying the power supply voltage of the circuit.

電源電圧を印加しない状態では、キャパシター電極７は
、キャパシター絶縁層４ｂと声接合（図示しない電源回
路の素子の）によって基板ｌと分離されている。従って
、該ｐｎ接合の逆方向の破壊電圧まで電圧を印加するこ
とができる。ｐｎ接合の破壊電圧は、動作電圧の４倍程
度に設計されるのが通常である。このため、上記のよう
に、動作電圧の４倍程度まで、電圧を印加して討験を行
なうことができる。例えば、動作電圧が５ｖの回路系で
は、２０Ｖまで印加することができ、これは、２００Ａ
の絶縁膜の場合、１０ＭＶ７ｃｍの電界を加えることに
なる。このように高電圧、従って高電界を加える結果、
印加時間は比較的短くても、十分なスクリーニングを行
なうことができる。以下その理由につき、第８図を参照
して説明する。When no power supply voltage is applied, the capacitor electrode 7 is separated from the substrate 1 by the capacitor insulating layer 4b and the junction (of the element of the power supply circuit, not shown). Therefore, a voltage can be applied up to the breakdown voltage in the opposite direction of the pn junction. The breakdown voltage of a pn junction is usually designed to be about four times the operating voltage. Therefore, as described above, it is possible to conduct experiments by applying a voltage up to about four times the operating voltage. For example, in a circuit system with an operating voltage of 5V, up to 20V can be applied, which is 200A.
In the case of the insulating film, an electric field of 10MV7cm is applied. As a result of this application of high voltage and therefore high electric field,
Even if the application time is relatively short, sufficient screening can be performed. The reason for this will be explained below with reference to FIG.

第８図は、電圧印加時間に対する、累積不良率を示した
もので、図示の如く、ｔ　ｘ　ｔＢまでは、累積不良率
は増加するが、それ以後は、殆んど変らない。従って、
ｔＢまで電圧を印加すれば、耐圧不良のチップをすべて
ふるい落とすことができる。FIG. 8 shows the cumulative failure rate with respect to the voltage application time. As shown in the figure, the cumulative failure rate increases until t x tB, but after that it hardly changes. Therefore,
By applying a voltage up to tB, all chips with poor breakdown voltage can be screened out.

しかるに、この１．は、印加電圧によって異なる。However, this 1. varies depending on the applied voltage.

即ち、印加電圧が低い（動作電圧の２倍程度）の場合は
、１Ｂは実際的でない程長い。これに対し、印加電圧を
高くすれば、ｔＢを短くすることができ、動作電圧の４
倍程度とすれば、実際に実施が可能な程、十分短くなる
。従って、上記のように、本発明では、完全なスクリー
ニングを行ない得る。That is, when the applied voltage is low (about twice the operating voltage), 1B is so long as to be impractical. On the other hand, if the applied voltage is increased, tB can be shortened, and 4
If it is doubled, it will be short enough to be actually implemented. Thus, as mentioned above, the present invention allows for complete screening.

即ち、長期信頼性に問題があるチップを短時間の試験で
確実にふるい落とすことができる。That is, chips with long-term reliability problems can be reliably screened out in a short test.

〔発明の効果〕〔Effect of the invention〕

以上のように不発８ＡＫよれば、キャパシター電極に接
続された外部接続用電極を設けたので、この外部接続用
電極を利用して、容易かつ短時間で絶縁層の耐圧試験を
行ない、耐圧不良のチップを確実にふるい落とすことが
できる。As described above, according to the misfired 8AK, an external connection electrode connected to a capacitor electrode is provided, and this external connection electrode can be used to easily and quickly perform a withstand voltage test on an insulating layer to detect voltage failures. Chips can be sieved out reliably.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、公知のダイナミックメモリーの平面図、第２
図は第１図の■−■線拡犬断面図、第３図は第１図のｎ
ｒ−ｍ線拡大断面図、第４図は第１図Ｑダイナミックメ
モリーの一部を示す回路図、第５図はダイナミックメモ
リーの印加電界に対する絶縁破壊頻度の一例を示す図、
第６図は本発明一実施例のダイナミックメモリーのチッ
プのレイアウトを示す平面図、第７図は第６図の破線■
で囲んだ部分を詳細に示す平面図、第８図は電圧の印加
時間に対する累積不良率を示す図である。 １・・・半導体基板、２・・・ドレイン、３・・・ソー
ス、４　、４＆　、　４ｂ・・・絶縁層、　５・・・ゲ
ート、７・・・キャパシター電極、８・・・アルミニウ
ム線、１１・・・リード部、１２・・・外部接続用電極
、Ｂｌ　、　Ｂ２　、　Ｂ３　、　Ｂ４・・・メモリー
セルアレイブロック。 朽　１　図 ８３　口Figure 1 is a plan view of a known dynamic memory, Figure 2 is a plan view of a known dynamic memory;
The figure is an enlarged cross-sectional view of the line ■-■ in Figure 1, and Figure 3 is an enlarged cross-sectional view of
4 is a circuit diagram showing a part of the Q dynamic memory shown in FIG. 1; FIG. 5 is a diagram showing an example of dielectric breakdown frequency with respect to the applied electric field of the dynamic memory;
FIG. 6 is a plan view showing the layout of a dynamic memory chip according to an embodiment of the present invention, and FIG. 7 is a diagram showing the broken line in FIG.
FIG. 8 is a plan view showing in detail the portion surrounded by . FIG. 8 is a diagram showing the cumulative failure rate with respect to the voltage application time. DESCRIPTION OF SYMBOLS 1... Semiconductor substrate, 2... Drain, 3... Source, 4, 4&, 4b... Insulating layer, 5... Gate, 7... Capacitor electrode, 8... Aluminum wire, DESCRIPTION OF SYMBOLS 11... Lead part, 12... External connection electrode, Bl, B2, B3, B4... Memory cell array block. Decay 1 Figure 83 Mouth

Claims (1)

【特許請求の範囲】 ｆｌｌ複数箇のメモリーセルを有し、各メモリーセルが
Ｍ０８ＦＦｔＴおよびキャパシターを有し、該キャパシ
ターが半導体基板に絶縁層を介して対向配置されたキャ
パシター電極を有し、さらに、上記キャパシター電極に
接続された外部接続用電極を有するダイナミックメモリ
ー。 （２、特許請求の範囲第１項記載のメモリーにおいて、
すべてのメモリーセルの上記キャパシター電極が互い忙
接続されていることを特徴とするメモリー。 （３）特許請求の範囲第１項記載のメモリーにおいて、
上記ダイナミックメモリーが複数箇のメモリーセルアレ
イブロックを有し、各メモリーセルアレイブロックが複
数箇のメモリーセルを有ｌ、仝メキＩＩ　ｍ＋シルアス
プロ、力小Ｊ二〇−セルの上記キャパシター電極が互い
に接続され、これらに対し上記外部接続用電極が共通に
設けられていることを特徴とするメモリー。[Scope of Claims] fll has a plurality of memory cells, each memory cell has an M08FFtT and a capacitor, and the capacitor has a capacitor electrode facing the semiconductor substrate with an insulating layer interposed therebetween; A dynamic memory having an external connection electrode connected to the capacitor electrode. (2. In the memory described in claim 1,
A memory characterized in that the capacitor electrodes of all memory cells are interconnected. (3) In the memory described in claim 1,
The dynamic memory has a plurality of memory cell array blocks, each memory cell array block has a plurality of memory cells, and the capacitor electrodes of the cells are connected to each other, A memory characterized in that the above-mentioned external connection electrode is provided in common to these.