JP3014064B2 - Initial failure removal method for semiconductor device - Google Patents
Initial failure removal method for semiconductor deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の初期故障
除去方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for removing an initial failure of a semiconductor device.
【０００２】[0002]
【従来の技術】半導体装置を数多く使用すると、設計上
の問題、製造上の問題または使用上の問題などに起因す
る故障が現れる。使用開始後の早い時期に発生する初期
故障は特に発生確率が高く、市場での高信頼を得るため
にはこのような使用初期に故障する半導体装置を製品と
して出荷する前に除去しなければならない。この初期故
障を除去する手段として近年用いられているのがバ−ン
インである。2. Description of the Related Art When a large number of semiconductor devices are used, a failure due to a design problem, a manufacturing problem, a use problem, or the like appears. Initial failures that occur early after the start of use have a particularly high probability of occurrence, and in order to obtain high reliability in the market, such semiconductor devices that fail at the beginning of use must be removed before shipping as a product. . Burn-in has been used in recent years as a means for eliminating the initial failure.
【０００３】以下従来の半導体装置の初期故障除去方法
について説明する。図７は従来の半導体装置の初期故障
除去方法を示すフローチャートである。まず図７（ａ）
の拡散工程を終了し、半導体装置が形成されたウエハー
を、図７（ｂ）のウエハー検査工程で各半導体装置の電
極端子に直接針を立てて検査する。次に図７（ｃ）の組
立・封止工程においてウェハ−から個々の半導体装置を
切り出し、パッケ−ジに封止した後、図７（ｄ）の封止
品検査工程（１）で組立工程での不良品を除去する。次
に図７（ｅ）のバ−ンイン工程で半導体装置に通常使用
条件より厳しい熱的および電気的ストレスを所定の時間
印加した後、図７（ｆ）の封止品検査工程（２）で初期
故障品の除去を行い、図７（ｇ）の出荷工程で良品を出
荷する。なお図７（ｅ）のバ−ンイン工程において半導
体装置に熱的および電気的ストレスを印加する方法とし
ては、一般に高温槽中で高い電源電圧を半導体装置に印
加し、長時間動作させる方法がとられる。例えば、温度
１２５℃、電源電圧７．５Ｖ、バ−ンイン時間２４時間
等である。Hereinafter, a conventional method for removing an initial failure of a semiconductor device will be described. FIG. 7 is a flowchart showing a conventional method for removing an initial failure of a semiconductor device. First, FIG.
Is completed, and the wafer on which the semiconductor device is formed is inspected by setting a needle directly to the electrode terminal of each semiconductor device in the wafer inspection process of FIG. 7B. Next, in the assembling / sealing process of FIG. 7C, individual semiconductor devices are cut out of the wafer and sealed in a package, and then the assembly process is performed in the sealed product inspection process (1) of FIG. 7D. To remove defective products. Next, in the burn-in process of FIG. 7E, a severer thermal and electrical stress than a normal use condition is applied to the semiconductor device for a predetermined time, and then in a sealed product inspection process (2) of FIG. 7F. Initially failed products are removed, and non-defective products are shipped in the shipping process of FIG. As a method of applying thermal and electrical stress to the semiconductor device in the burn-in step of FIG. 7E, a method in which a high power supply voltage is applied to the semiconductor device in a high-temperature bath and the semiconductor device is operated for a long time is generally used. Can be For example, the temperature is 125 ° C., the power supply voltage is 7.5 V, and the burn-in time is 24 hours.
【０００４】一方、半導体装置にはあらゆる箇所で絶縁
膜を誘電体とするキャパシタが使用されている。最近の
半導体装置の中には、動作の安定化を図るため半導体装
置のグランドと半導体基板の間に絶縁膜を使用したもの
があり、この絶縁膜の破壊が半導体装置の初期故障の大
きな原因となるので、この初期故障をバ−ンインによっ
て効率よく除去することが重要になってきている。[0004] On the other hand, capacitors using an insulating film as a dielectric are used everywhere in semiconductor devices. Some recent semiconductor devices use an insulating film between the ground of the semiconductor device and the semiconductor substrate to stabilize the operation, and the destruction of the insulating film is a major cause of the initial failure of the semiconductor device. Therefore, it is important to efficiently remove the initial failure by burn-in.
【０００５】次に半導体装置のグランドと半導体基板の
間にキャパシタを有する半導体装置の例として、ダイナ
ミックＲＡＭについて説明する。Next, a dynamic RAM will be described as an example of a semiconductor device having a capacitor between the ground of the semiconductor device and the semiconductor substrate.
【０００６】図８は従来の半導体装置の初期故障除去方
法を説明するためのダイナミックＲＡＭのチップ構成図
である。図８において、２１は半導体基板につながるア
ルミ配線、２２はグランドのアルミ配線、２３はグラン
ドと半導体基板の間に形成されたキャパシタ、２４は周
辺回路、２５は基板電圧の発生回路、２６は電源のアル
ミ配線、２７は電源とグランド間に形成されたキャパシ
タ、２８はメモリ−セルアレイである。ここでのグラン
ドと半導体基板間のキャパシタ２３は、メモリ−素子の
動作に伴う基板電圧の変動を抑制し、安定させる役割を
持つ。FIG. 8 is a chip configuration diagram of a dynamic RAM for explaining a conventional method for removing an initial failure of a semiconductor device. 8, reference numeral 21 denotes an aluminum wiring connected to the semiconductor substrate, 22 denotes a ground aluminum wiring, 23 denotes a capacitor formed between the ground and the semiconductor substrate, 24 denotes a peripheral circuit, 25 denotes a substrate voltage generating circuit, and 26 denotes a power supply. Is a capacitor formed between the power supply and the ground, and 28 is a memory-cell array. Here, the capacitor 23 between the ground and the semiconductor substrate has a role of suppressing and stabilizing the fluctuation of the substrate voltage due to the operation of the memory element.
【０００７】次にダイナミックＲＡＭにおけるグランド
と半導体基板間のキャパシタについて説明する。図９は
従来の半導体装置の初期故障除去方法を説明するための
ダイナミックＲＡＭが形成された半導体基板の要部断面
図である。図９において、２９はＰ型シリコンからなる
半導体基板、３０は不純物濃度の高いＰ型拡散層、３１
は半導体基板２９の表面に選択的に形成されたＮ型拡散
層、３２は薄い絶縁膜、３３はポリシリコン膜、３４は
素子を分離する厚い酸化膜である。ここで拡散層３０、
拡散層３１は内部の基板電圧発生回路に接続され、ポリ
シリコン膜３３はグランドに接続されており、図８に示
すキャパシタ２３は拡散層３１、絶縁膜３２およびポリ
シリコン膜３３によって構成される。Next, the capacitor between the ground and the semiconductor substrate in the dynamic RAM will be described. FIG. 9 is a sectional view of a main part of a semiconductor substrate on which a dynamic RAM is formed for explaining a conventional method for removing an initial failure of a semiconductor device. In FIG. 9, 29 is a semiconductor substrate made of P-type silicon, 30 is a P-type diffusion layer having a high impurity concentration, 31
Is an N-type diffusion layer selectively formed on the surface of the semiconductor substrate 29, 32 is a thin insulating film, 33 is a polysilicon film, and 34 is a thick oxide film for separating elements. Here, the diffusion layer 30,
Diffusion layer 31 is connected to an internal substrate voltage generation circuit, polysilicon film 33 is connected to ground, and capacitor 23 shown in FIG. 8 is constituted by diffusion layer 31, insulating film 32 and polysilicon film 33.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら上記従来
の構成によれば、グランドと半導体基板間のキャパシタ
には、バーンイン時に基板電圧発生回路からの基板電圧
が拡散層に印加され、これによって薄い絶縁膜に電界が
印加されることになり、電界による十分な加速試験が行
われず、使用開始後に薄い絶縁膜の弱い部分で破壊が起
こり、半導体装置が不良になるという課題を有してい
た。However , according to the above-mentioned conventional configuration , the capacitor between the ground and the semiconductor substrate is provided.
The substrate voltage of the substrate voltage generating circuit is applied to the diffusion layer burn-in, thereby results in an electric field is applied to thin insulating film, sufficient acceleration test line by the electric field
However, there has been a problem that the semiconductor device becomes defective due to breakdown occurring in a weak portion of the thin insulating film after the start of use .
【０００９】すなわち、半導体装置の通常使用時の電源
電圧を５Ｖ、バ−ンイン時の電源電圧を７．５Ｖとした
場合、電源とグランド間のキャパシタにかかる電圧の両
者の差は２．５Ｖであるのに対して、図１０に示すよう
に、グランドと半導体基板間のキャパシタにかかる電圧
の差は１Ｖ程度で、電界による十分な加速試験が行われ
ているとは言えず、バ−ンインによって初期故障を効果
的に除去できなかった。なお図１０は従来の半導体装置
の初期故障除去方法を説明するための室温と１２５℃に
おける電源電圧と基板電圧の関係を示す図であり、３５
は室温での電源電圧と基板電圧の関係、３６は１２５℃
での電源電圧と基板電圧の関係を示す。That is, when the power supply voltage during normal use of the semiconductor device is 5 V and the power supply voltage during burn-in is 7.5 V, the difference between the voltage applied to the capacitor between the power supply and the ground is 2.5 V. On the other hand, as shown in FIG. 10, the difference between the voltage applied to the capacitor between the ground and the semiconductor substrate is about 1 V, and it cannot be said that a sufficient acceleration test has been performed by the electric field. Early failure could not be eliminated effectively. FIG. 10 is a diagram illustrating a relationship between a power supply voltage and a substrate voltage at room temperature and 125 ° C. for explaining a conventional method for removing an initial failure of a semiconductor device.
Is the relationship between the power supply voltage and the substrate voltage at room temperature, and 36 is 125 ° C.
2 shows the relationship between the power supply voltage and the substrate voltage in FIG.
【００１０】また半導体装置の基板電圧は内部回路で発
生しているので、外部より制御できず、バ−ンイン時に
キャパシタに電界を印加することができなかった。Further, since the substrate voltage of the semiconductor device is generated in an internal circuit, it cannot be controlled from the outside, and an electric field cannot be applied to the capacitor at the time of burn-in.
【００１１】本発明は上記従来の課題を解決するもの
で、グランドと半導体基板間のキャパシタに電界を印加
し、初期故障を効果的に除去する半導体装置の初期故障
除去方法を提供することを目的とする。An object of the present invention is to solve the above-mentioned conventional problems, and to provide an initial failure elimination method for a semiconductor device which effectively eliminates an initial failure by applying an electric field to a capacitor between a ground and a semiconductor substrate. And
【００１２】この目的を達成するために本発明の半導体
装置の初期故障除去方法は、基板電圧発生回路によら
ず、半導体基板に接続されるパッド等を介して基板に電
圧を印加し、それによって半導体装置のグランドと半導
体基板の間に形成されたキャパシタの絶縁膜に電界を印
加して初期故障を除去するものである。In order to achieve the above object, a method for removing an initial fault of a semiconductor device according to the present invention uses a substrate voltage generating circuit.
Not connected to the substrate via pads connected to the semiconductor substrate.
Pressure, and thereby the semiconductor device ground and semiconductor
An electric field on the insulating film of the capacitor formed between the substrate
In addition, the initial failure is eliminated .
【００１３】[0013]
【作用】この構成によって、半導体基板とその半導体基
板の上に形成された半導体装置のグランドとの間に形成
されたキャパシタの初期故障を効果的に除去することが
できる。According to this structure, the initial failure of the capacitor formed between the semiconductor substrate and the ground of the semiconductor device formed on the semiconductor substrate can be effectively eliminated.
【００１４】[0014]
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。An embodiment of the present invention will be described below with reference to the drawings.
【００１５】（実施例１）図１は本発明の第１の実施例
における半導体装置の初期故障除去方法を説明するため
の概略図であり、ウエハー上に形成された多数個の半導
体装置の内の１個を示した。本実施例では、ウエハー検
査工程で半導体装置のグランドと半導体基板間のキャパ
シタに電界を印加して初期故障を除去する方法について
説明する。図１において、１はウエハー上に形成された
半導体装置、２は半導体装置のグランドのパッド、３は
半導体基板につながるパッド、４は検査装置と検査され
る半導体装置とのコンタクトをとるための針である。図
１に示すように、ウェハ−状態で半導体装置１のグラン
ドのパッド２に正の電圧を、半導体基板につながるパッ
ド３に負の電圧をそれぞれ印加することによって、キャ
パシタに任意に電界を印加することが可能であり、初期
故障を効率よく除去することができる。(Embodiment 1) FIG. 1 is a schematic diagram for explaining a method for eliminating an initial failure of a semiconductor device according to a first embodiment of the present invention. In FIG. 1, of a plurality of semiconductor devices formed on a wafer, FIG. Was shown. In this embodiment, a method for removing an initial failure by applying an electric field to a capacitor between a ground of a semiconductor device and a semiconductor substrate in a wafer inspection process will be described. In FIG. 1, 1 is a semiconductor device formed on a wafer, 2 is a ground pad of the semiconductor device, 3 is a pad connected to a semiconductor substrate, 4 is a needle for making contact between the inspection device and the semiconductor device to be inspected. It is. As shown in FIG. 1, a positive voltage is applied to the ground pad 2 of the semiconductor device 1 and a negative voltage is applied to the pad 3 connected to the semiconductor substrate in the wafer state, thereby arbitrarily applying an electric field to the capacitor. It is possible to efficiently remove the initial failure.
【００１６】次に電界を印加した場合の加速係数につい
て説明する。電圧加速係数ＫBは（数１）で表される。Next, the acceleration coefficient when an electric field is applied will be described. Voltage acceleration coefficient K B is expressed by (Equation 1).
【００１７】[0017]
【数１】 (Equation 1)
【００１８】なお（数１）において、Ｂは電圧加速指数
で一般には1.8が用いられ、△Ｅはストレス電界強度と
実使用時の電界強度の差である。In equation (1), B is a voltage acceleration index, generally 1.8, and ΔE is the difference between the stress electric field intensity and the electric field intensity in actual use.
【００１９】従来のバ−ンインの方法では、図１０に示
すように実使用時とバ−ンイン時でのグランドと半導体
基板間のキャパシタにかかる電圧の差は１Ｖしかなく、
例えば１７ｎｍの厚さの酸化膜を絶縁体として用いた場
合は△Ｅ＝−１Ｖ／１７ｎｍ＝−０．５９ＭＶ／ｃｍと
なる。これらの数値を（数１）に代入した結果を（数
２）に示す。In the conventional burn-in method, the difference between the voltage applied to the capacitor between the ground and the semiconductor substrate between actual use and burn-in is only 1 V as shown in FIG.
For example, when an oxide film having a thickness of 17 nm is used as an insulator, ΔE = −1 V / 17 nm = −0.59 MV / cm. The result of substituting these numerical values into (Equation 1) is shown in (Equation 2).
【００２０】[0020]
【数２】 (Equation 2)
【００２１】このように従来のバーンインの方法では、
電圧加速係数ＫBは11.5である。一方、本実施例でグラ
ンドと半導体基板間に例えば１０Ｖの電圧を加えるとし
て、実使用時のグランドと半導体基板間にかかる電圧を
５Ｖとすると、△Ｅ＝（５−１０）Ｖ／１７ｎｍ＝−
２．９ＭＶ／ｃｍである。この数値を（数１）に代入し
た結果を（数３）に示す。As described above, in the conventional burn-in method,
Voltage acceleration coefficient K B is 11.5. On the other hand, assuming that a voltage of, for example, 10 V is applied between the ground and the semiconductor substrate in this embodiment, and a voltage applied between the ground and the semiconductor substrate in actual use is 5 V, ΔE = (5−10) V / 17 nm = −
2.9 MV / cm. The result of substituting this numerical value into (Equation 1) is shown in (Equation 3).
【００２２】[0022]
【数３】 (Equation 3)
【００２３】したがって本実施例の場合は従来例に比べ
て、1.66x105／11.5＝1.44x104の加速となる。すなわち
従来24時間のバーンインを行っていたとすると、本実施
例の方法では24x60x60(SEC)／1.44x104＝6(SEC)で良い
ことになる。したがってさらに時間を延長することがで
き、より完全な半導体装置の初期故障除去方法とするこ
とができる。Therefore, in the case of the present embodiment, the acceleration is 1.66 × 10 5 /11.5=1.44×10 4 as compared with the conventional example. That is, if burn-in is performed for 24 hours conventionally, 24 × 60 × 60 (SEC) /1.44×10 4 = 6 (SEC) is sufficient in the method of this embodiment. Therefore, the time can be further extended, and a more complete method for eliminating the initial failure of the semiconductor device can be provided.
【００２４】（実施例２）次に本発明の第２の実施例と
して、待機（スタンバイ）状態で半導体装置のバ−ンイ
ンを行うことによって初期故障を除去する方法について
説明する。図２は本発明の第２の実施例を説明するため
の半導体装置の動作状態と待機状態における電源電圧と
基板電圧の関係図であり、５は半導体装置が動作（オペ
レ−ティング）状態の場合、６は待機（スタンバイ）状
態の場合である。半導体装置が動作状態の時は基板電流
が発生し、基板電圧は小さくなるので、図２に示すよう
に、電源電圧７．５Ｖではスタンバイ状態の方が半導体
装置のグランドと半導体基板間のキャパシタにかかる電
界は大きくなり、スタンバイ状態でバ−ンインを実施す
ることによって初期故障を効率よく除去することができ
る。(Embodiment 2) Next, as a second embodiment of the present invention, a method for removing an initial failure by performing burn-in of a semiconductor device in a standby state will be described. FIG. 2 is a diagram illustrating a relationship between a power supply voltage and a substrate voltage in an operating state and a standby state of a semiconductor device for explaining a second embodiment of the present invention. Reference numeral 5 denotes a case where the semiconductor device is in an operating (operating) state. , 6 indicate a standby state. When the semiconductor device is in an operating state, a substrate current is generated and the substrate voltage is reduced. Therefore, as shown in FIG. 2, when the power supply voltage is 7.5 V, the standby state is more effective for the capacitor between the ground of the semiconductor device and the semiconductor substrate. Such an electric field increases, and by performing burn-in in the standby state, the initial failure can be efficiently removed.
【００２５】（実施例３）次にＰ型基板を用いたＣＭＯ
Ｓ型半導体装置のグランドに対して電源のノ−ドに負の
電圧を印加することによって半導体装置のグランドと半
導体基板間のキャパシタに電界を印加し、初期故障を除
去する方法について説明する。図３は本発明の第３の実
施例を説明するためのＣＭＯＳ型半導体装置が形成され
た半導体基板の要部断面図である。図３において、７は
Ｐ型シリコンからなる半導体基板、８は不純物濃度の高
いＰ型拡散層、９は半導体基板７の表面に選択的に形成
されたＮ型拡散層、１０は絶縁膜、１１はポリシリコン
膜、１２は素子を分離する厚い酸化膜、１３は半導体基
板７の表面に選択的に形成されたＮ型拡散層で、Ｎチャ
ンネルＭＯＳトランジスタのドレイン、１４はＮ型のウ
ェル領域、１５は不純物濃度の高いＮ型拡散層、１６は
Ｎ型のウェル領域１４の表面に選択的に形成されたＰ型
拡散層である。Ｎ型拡散層１５、Ｐ型拡散層１６は電源
ノ−ドにつながっている。(Embodiment 3) Next, a CMO using a P-type substrate
A method for removing an initial failure by applying a negative voltage to the node of the power supply with respect to the ground of the S-type semiconductor device to apply an electric field to the capacitor between the ground of the semiconductor device and the semiconductor substrate will be described. FIG. 3 is a sectional view of a principal part of a semiconductor substrate on which a CMOS type semiconductor device is formed for explaining a third embodiment of the present invention. 3, reference numeral 7 denotes a semiconductor substrate made of P-type silicon, 8 denotes a P-type diffusion layer having a high impurity concentration, 9 denotes an N-type diffusion layer selectively formed on the surface of the semiconductor substrate 7, 10 denotes an insulating film, 11 Is a polysilicon film, 12 is a thick oxide film for isolating elements, 13 is an N-type diffusion layer selectively formed on the surface of the semiconductor substrate 7, the drain of an N-channel MOS transistor, 14 is an N-type well region, Reference numeral 15 denotes an N-type diffusion layer having a high impurity concentration, and reference numeral 16 denotes a P-type diffusion layer selectively formed on the surface of the N-type well region 14. The N-type diffusion layer 15 and the P-type diffusion layer 16 are connected to a power supply node.
【００２６】以上のように構成された半導体装置で電源
ノードに負の電圧を印加した場合、Ｐ型の半導体基板７
とＮ型のウェル領域１４の間のダイオードを通じてＮ型
拡散層９に負の電圧を印加することができ、絶縁膜１０
に電界を印加することができる。なお、Ｎ型シリコンか
らなる半導体基板を用いたＣＭＯＳ型半導体装置でも本
実施例の方法で同様な効果が得られることは言うまでも
ない。また、半導体装置がＮＭＯＳ型の場合は、Ｎ型拡
散層１３が電源ノードになるので、これに負の電圧を印
加することにより、Ｐ型の半導体基板７とＮ型拡散層１
３の間のダイオードを通じてＮ型拡散層９に負の電圧を
印加することができ、絶縁膜１０に電界を印加すること
ができる。このように本実施例の方法では、半導体装置
の寄生のダイオードを通じてグランドと半導体基板間の
キャパシタに電界を印加することができ、初期故障を効
率よく除去することができる。When a negative voltage is applied to the power supply node in the semiconductor device configured as described above, the P-type semiconductor substrate 7
A negative voltage can be applied to the N-type diffusion layer 9 through a diode between the N-type well region 14 and the insulating film 10.
Can be applied with an electric field. It is needless to say that the same effect can be obtained by the method of this embodiment even in a CMOS semiconductor device using a semiconductor substrate made of N-type silicon. When the semiconductor device is of the NMOS type, the N-type diffusion layer 13 serves as a power supply node. By applying a negative voltage to this, the P-type semiconductor substrate 7 and the N-type diffusion layer 1 are applied.
A negative voltage can be applied to the N-type diffusion layer 9 through the diode between the three, and an electric field can be applied to the insulating film 10. As described above, according to the method of the present embodiment, an electric field can be applied to the capacitor between the ground and the semiconductor substrate through the parasitic diode of the semiconductor device, and the initial failure can be efficiently removed.
【００２７】（実施例４）次に組立・封止後の半導体装
置のグランドと半導体基板間のキャパシタに電界を印加
し、初期故障を除去する方法について説明する。図４は
本発明の第４の実施例を説明するための組立・封止後の
半導体装置の外観平面図であり、デュアルインライン型
パッケージの例を示している。図４において、１７ａは
グランド端子、１７ｂは空き端子（使用していない端
子）である。図４に示すように、予め組立工程において
空き端子１７ｂと半導体基板とを接続しておくことによ
り、グランド端子１７ａと空き端子１７ｂを通じて半導
体装置のグランドと半導体基板間のキャパシタに任意に
電界を印加することができ、初期故障を効率よく除去す
ることができる。(Embodiment 4) Next, a method for removing an initial failure by applying an electric field to a capacitor between a ground of a semiconductor device after assembly and sealing and a semiconductor substrate will be described. FIG. 4 is an external plan view of a semiconductor device after assembly and sealing for explaining a fourth embodiment of the present invention, and shows an example of a dual in-line type package. In FIG. 4, reference numeral 17a denotes a ground terminal, and 17b denotes an empty terminal (unused terminal). As shown in FIG. 4, by connecting the empty terminal 17b and the semiconductor substrate in advance in the assembling process, an electric field is arbitrarily applied to the capacitor between the semiconductor device ground and the semiconductor substrate through the ground terminal 17a and the empty terminal 17b. And the initial failure can be efficiently removed.
【００２８】（実施例５）次に半導体装置の入力端子を
通じて半導体装置のグランドと半導体基板間のキャパシ
タに電界を印加し、初期故障を除去する方法について説
明する。図５は本発明の第５の実施例における半導体装
置の初期故障除去方法のための回路構成図である。図５
において、１８は入力端子、１９は入力保護トランジス
タで、ここではＮチャンネルＭＯＳトランジスタとし、
そのゲ−トは入力端子の反対側のノ−ドに接続するもの
とする。２０はグランドと半導体基板間のキャパシタで
ある。本実施例は、半導体装置の少なくとも一つの入力
端子１８には半導体基板との間に入力保護トランジスタ
１９を設けたものである。ここで入力端子１８に入力保
護トランジスタ１９のゲ−ト電圧よりも低い負の電圧を
印加することによって、入力保護トランジスタ１９はＯ
Ｎ状態になり、これを介してキャパシタ２０に電界を印
加することができ、初期故障を効率よく除去することが
できる。(Embodiment 5) A method of removing an initial failure by applying an electric field to a capacitor between a ground of a semiconductor device and a semiconductor substrate through an input terminal of the semiconductor device will be described. FIG. 5 is a circuit diagram for a method for removing an initial failure of a semiconductor device according to a fifth embodiment of the present invention. FIG.
, 18 is an input terminal, 19 is an input protection transistor, here an N-channel MOS transistor,
The gate is connected to the node on the opposite side of the input terminal. Reference numeral 20 denotes a capacitor between the ground and the semiconductor substrate. In this embodiment, an input protection transistor 19 is provided between at least one input terminal 18 of a semiconductor device and a semiconductor substrate. Here, by applying a negative voltage lower than the gate voltage of the input protection transistor 19 to the input terminal 18, the input protection transistor 19 becomes O
The state becomes N, and an electric field can be applied to the capacitor 20 via the N state, so that the initial failure can be efficiently removed.
【００２９】（実施例６）次に図５に示す構成で電圧印
加の方法を変えた場合について説明する。図６は本発明
の第６の実施例を説明するための入力波形図で、図５に
示す回路構成で入力端子１８に印加する入力波形を示し
ている。図６に示すように、入力信号のＬ（ロウ）側の
電圧を基板電位以下にすることによって、図５に示す保
護トランジスタ１９を介して半導体装置のグランドと半
導体基板間のキャパシタに電界を印加することができ
る。また、入力信号の電圧を基板電位以下にしても、こ
の入力信号が入力される回路は正常に入力信号の論理値
Ｈ（ハイ）とＬ（ロウ）の識別が可能であり、内部回路
の通常のバ−ンインによる初期故障を除去する機能を損
なうことはない。すなわち半導体基板と入力端子１８の
間に設けられた保護トランジスタ１９に図６のような入
力信号を加えることにより、半導体装置のグランドと半
導体基板間のキャパシタと内部回路の初期故障の除去を
同時に行うことができる。(Embodiment 6) Next, the case where the method of applying a voltage is changed in the configuration shown in FIG. 5 will be described. FIG. 6 is an input waveform diagram for explaining the sixth embodiment of the present invention, and shows an input waveform applied to the input terminal 18 in the circuit configuration shown in FIG. As shown in FIG. 6, by setting the voltage on the L (low) side of the input signal to be equal to or lower than the substrate potential, an electric field is applied to the capacitor between the semiconductor device ground and the semiconductor substrate via the protection transistor 19 shown in FIG. can do. Further, even if the voltage of the input signal is equal to or lower than the substrate potential, the circuit to which the input signal is input can correctly identify the logical values H (high) and L (low) of the input signal. The function of eliminating the initial failure due to burn-in is not impaired. That is, by applying an input signal as shown in FIG. 6 to the protection transistor 19 provided between the semiconductor substrate and the input terminal 18, the initial failure of the capacitor between the ground of the semiconductor device and the semiconductor substrate and the internal circuit is simultaneously performed. be able to.
【００３０】[0030]
【発明の効果】以上のように本発明は、半導体基板とそ
の半導体基板の上に形成された半導体装置のグランドと
の間に形成されたキャパシタに電界を印加することによ
り、初期故障を効果的に除去することができ、信頼性の
高い半導体装置を提供することができる優れた半導体装
置の初期故障除去方法を実現できるものである。As described above, the present invention effectively reduces the initial failure by applying an electric field to the capacitor formed between the semiconductor substrate and the ground of the semiconductor device formed on the semiconductor substrate. Thus, it is possible to realize an excellent method for removing an initial failure of a semiconductor device, which can provide a highly reliable semiconductor device.
【図１】本発明の第１の実施例における半導体装置の初
期故障除去方法を示す概略図FIG. 1 is a schematic diagram showing a method for removing an initial failure of a semiconductor device according to a first embodiment of the present invention;
【図２】本発明の第２の実施例を説明するための半導体
装置の動作状態と待機状態における電源電圧と基板電圧
の関係図FIG. 2 is a diagram illustrating a relationship between a power supply voltage and a substrate voltage in an operation state and a standby state of the semiconductor device for explaining a second embodiment of the present invention;
【図３】本発明の第３の実施例を説明するためのＣＭＯ
Ｓ型半導体装置が形成された半導体基板の要部断面図FIG. 3 is a CMO for explaining a third embodiment of the present invention;
Sectional view of main part of semiconductor substrate on which S-type semiconductor device is formed
【図４】本発明の第４の実施例を説明するための組立・
封止後の半導体装置の外観平面図FIG. 4 is an assembly diagram for explaining a fourth embodiment of the present invention.
Exterior plan view of semiconductor device after sealing
【図５】本発明の第５の実施例における半導体装置の初
期故障除去方法の回路構成図FIG. 5 is a circuit diagram of a method for removing an initial failure of a semiconductor device according to a fifth embodiment of the present invention;
【図６】本発明の第６の実施例を説明するための入力波
形図FIG. 6 is an input waveform diagram for explaining a sixth embodiment of the present invention.
【図７】従来の半導体装置の初期故障除去方法を示すフ
ローチャートFIG. 7 is a flowchart showing a conventional method for removing an initial failure of a semiconductor device;
【図８】従来の半導体装置の初期故障除去方法を説明す
るためのダイナミックＲＡＭのチップ構成図FIG. 8 is a chip configuration diagram of a dynamic RAM for explaining a conventional method for removing an initial failure of a semiconductor device.
【図９】従来の半導体装置の初期故障除去方法を説明す
るためのダイナミックＲＡＭが形成された半導体基板の
要部断面図FIG. 9 is a sectional view of a main part of a semiconductor substrate on which a dynamic RAM is formed for explaining a conventional method for removing an initial failure of a semiconductor device;
【図１０】従来の半導体装置の初期故障除去方法を説明
するための室温と１２５℃における電源電圧と基板電圧
の関係を示す図FIG. 10 is a diagram illustrating a relationship between a power supply voltage and a substrate voltage at room temperature and 125 ° C. for explaining a conventional method for removing an initial failure of a semiconductor device.
１ 半導体装置 ２ グランドのパッド（グランド） ３ 半導体基板につながるパッド（半導体基板） Reference Signs List 1 semiconductor device 2 ground pad (ground) 3 pad connected to semiconductor substrate (semiconductor substrate)
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/66 H01L 21/822 H01L 27/10 311 G01R 31/26 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 27/04 H01L 21/66 H01L 21/822 H01L 27/10 311 G01R 31/26
Claims (5)
に形成されたキャパシタと、基板電圧発生回路とを備え
た半導体装置の初期故障除去方法であって、前記半導体
基板に接続されるパッドを設け、ウェハー検査工程で、
前記半導体基板に接続されるパッドと、前記半導体装置
のグランドに接続されるパッドとにそれぞれ検査装置か
ら電圧を印加し、それによって前記キャパシタの絶縁膜
に電界を印加して初期故障を除去することを特徴とする
半導体装置の初期故障除去方法。1. Between a ground of a semiconductor device and a semiconductor substrate
And a substrate voltage generation circuit.
A method for removing an initial failure of a semiconductor device, comprising:
Providing pads connected to the substrate, in the wafer inspection process,
A pad connected to the semiconductor substrate, and the semiconductor device
Inspection device for each pad connected to the ground
A voltage from the capacitor,
<Desc / Clms Page number 3><br><br><br><br><br> Claims, comprising: removing an initial failure by applying an electric field to the semiconductor device.
れる、半導体装置のグランドと半導体基板との間の電圧
の絶対値が、前記半導体装置に備えられた基板電圧発生
回路が発生する基板電圧の絶対値よりも大きいことを特
徴とする請求項１記載の半導体装置の初期故障除去方
法。 2. An absolute value of a voltage between a ground of a semiconductor device and a semiconductor substrate, which is given from an inspection device in a wafer inspection process, is equal to an absolute value of a substrate voltage generated by a substrate voltage generation circuit provided in the semiconductor device. 2. The method according to claim 1, wherein the value is larger than the value.
に形成されたキャパシタと、基板電圧発生回路とを備え
た半導体装置の初期故障除去方法であって、前記半導体
基板にダイオードを介して接続される電源ノードに負の
電圧を印加し、それによって前記キャパシタの絶縁膜に
電界を印加して初期故障を除去することを特徴とする半
導体装置の初期故障除去方法。 3. A method for removing an initial failure of a semiconductor device, comprising: a capacitor formed between a ground of the semiconductor device and a semiconductor substrate; and a substrate voltage generating circuit, wherein the method is connected to the semiconductor substrate via a diode. Applying a negative voltage to a power supply node, thereby applying an electric field to an insulating film of the capacitor to eliminate an initial failure.
に形成されたキャパシタと、基板電圧発生回路とを備え
た半導体装置の初期故障除去方法であって、前記半導体
基板に入力保護トランジスタを介してダイオード接続さ
れる入力端子に負の電圧を印加し、それによって前記キ
ャパシタの絶縁膜に電界を印加して初期故障を除去する
ことを特徴とする半導体装置の初期故障除去方法。 4. A method for removing an initial failure of a semiconductor device, comprising: a capacitor formed between a ground of the semiconductor device and a semiconductor substrate; and a substrate voltage generating circuit, wherein the semiconductor substrate is connected to the semiconductor substrate via an input protection transistor. A method for removing an initial fault in a semiconductor device, comprising applying a negative voltage to an input terminal connected to a diode, thereby applying an electric field to an insulating film of the capacitor to eliminate an initial fault.
キャパシタと、基板電圧発生回路とを備えた半導体装置
の初期故障除去方法であって、半導体基板に入力保護ト
ランジスタを介してダイオード接続される入力端子に、
ロウレベルが負の電圧になる入力信号を印加し、それに
よって前記キャパシタの絶縁膜に電界を印加して初期故
障を除去することを特徴とする半導体装置の初期故障除
去方法。 5. A method for removing an initial failure of a semiconductor device comprising a capacitor formed between a ground and a semiconductor substrate and a substrate voltage generating circuit, wherein the diode is connected to the semiconductor substrate via an input protection transistor. To the input terminal,
An initial fault elimination method for a semiconductor device, comprising: applying an input signal at which a low level becomes a negative voltage, thereby applying an electric field to an insulating film of the capacitor to eliminate an initial fault.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243062A JP3014064B2 (en) | 1991-09-24 | 1991-09-24 | Initial failure removal method for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243062A JP3014064B2 (en) | 1991-09-24 | 1991-09-24 | Initial failure removal method for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0582732A JPH0582732A (en) | 1993-04-02 |
| JP3014064B2 true JP3014064B2 (en) | 2000-02-28 |
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| JP (1) | JP3014064B2 (en) |
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1991
- 1991-09-24 JP JP3243062A patent/JP3014064B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0582732A (en) | 1993-04-02 |
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