JPS60233840A - Coating method for stepwise difference - Google Patents
Coating method for stepwise differenceInfo
- Publication number
- JPS60233840A JPS60233840A JP8967884A JP8967884A JPS60233840A JP S60233840 A JPS60233840 A JP S60233840A JP 8967884 A JP8967884 A JP 8967884A JP 8967884 A JP8967884 A JP 8967884A JP S60233840 A JPS60233840 A JP S60233840A
- Authority
- JP
- Japan
- Prior art keywords
- film
- substrate
- flat
- pattern
- flat surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、段差の被覆方法に関するもので、特゛に多層
薄膜構造の形成方法あるいは微細な開孔部の側面など急
峻な段差を持つ表面に導体膜を形成する方法に関するも
のである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a method for covering steps, and in particular to a method for forming a multilayer thin film structure or a method for covering surfaces with steep steps such as the side surfaces of minute openings. The present invention relates to a method for forming a conductive film.
例えば半導体装置において配線を行う場合には、微細な
開孔部を有する下地絶縁膜上に導体膜を被着することに
よりなされる。この時、従来のスパッタ法あるいは蒸着
法によれば開孔部の段差の肩部分で配線が切れたシ薄く
なったりし易く、LSIの製造歩留まシや信頼性が著し
く低下していた。For example, wiring in a semiconductor device is performed by depositing a conductive film on a base insulating film having minute openings. At this time, according to the conventional sputtering method or vapor deposition method, the wiring tends to be cut or thinned at the shoulder part of the step of the opening, and the manufacturing yield and reliability of LSI are significantly lowered.
こうした欠点を防ぐため、微細な開孔部の側面をテーパ
ー形状として傾斜を持たせ、導体膜が均一に被着するよ
うな形状が用いられるようになってきているが、微細な
開孔部の側面に傾斜を持たせることはLSIの高集積化
を阻害することになり、好まL2い改善法ではない。そ
のため急峻で深い段差に対して段差被覆性の良い状態で
導体膜を被着する方法が提案されており、そのうちの1
つとしてアルミニウム減圧口■法がある。アルミニウム
膜を減圧Q0法によ膜被着することにより段差被覆性の
良い膜が形成されることはM、 J、 Cooke氏ら
によシソリッド・ステイト・テクノロジー(Solid
State Technology)誌第25巻第12
号62頁〜65頁に報告されている。しかし多層配線構
造においては段差被覆性の良い膜形成法を用いても1段
差の累積に伴い上層はどパターンの寸法加工精度が悪く
なるという欠点がある。In order to prevent these drawbacks, the side surfaces of minute openings are tapered and sloped so that the conductive film can be coated uniformly. Providing slopes on the side surfaces hinders high integration of LSIs, and is not a desirable method for improving L2. Therefore, methods have been proposed for depositing a conductive film with good step coverage on steep and deep steps, and one of them is
One method is the aluminum vacuum port ■ method. It was reported by Mr. M. J. Cooke et al. that a film with good step coverage can be formed by depositing an aluminum film using the reduced pressure Q0 method.
State Technology) Volume 25, No. 12
No. 62-65. However, in a multilayer wiring structure, even if a film formation method with good step coverage is used, there is a drawback that the dimensional processing accuracy of the upper layer pattern deteriorates as each step accumulates.
LSI6るいはVLSIの配線のような多層薄膜構造で
の微細な開孔部上への導体膜被着において重要なことは
、1つは微細な開孔部を被着膜にマイ、クロクラックを
生じさせずに埋めること、もう1つは微細な開孔部を埋
めるように導体膜が被着された後、表面が平坦になるこ
ととの2つである。When depositing a conductor film onto the fine openings in a multilayer thin film structure such as LSI6 or VLSI wiring, one important thing is to prevent micro-cracks from forming the fine openings into the deposited film. One is to fill the fine openings without causing them, and the other is to make the surface flat after a conductive film is deposited to fill the minute openings.
特にLSIの高集積化、多層化を計り、高い信頼性を得
るためにはこの2つは極めて重要である。しかしながら
上記のような多層薄膜構造を従来のスパッタ法や蒸着法
で実現しようとすると開孔部の埋め込み工程と導体膜の
平坦化工程とを分離した工程数の多い、また多くの装置
を必要とする複雑なものにならざるを得なかった。この
ようなパターン間の平坦な埋め込みの方法の1つとして
、リフトオフ法を用いた方法が提案されている。レジス
トを用いたリフトオフ法は第1図(α)〜(g)に示す
ようにしてなされる。まず第1図(→において101は
シリコン基板、102はシリコン基板101上に形成さ
れたシリコン酸化膜で、その上面にレジスト103を塗
布しパターニングした後、第1図(b)に示すように通
常のドライエツチングによってシリコン酸化膜(絶縁膜
)102を垂直にエツチングし、開孔部りを形成する。In particular, these two factors are extremely important in order to achieve high integration and multi-layering of LSIs and to obtain high reliability. However, when trying to realize the multilayer thin film structure as described above using conventional sputtering or vapor deposition methods, the process of filling the opening and planarizing the conductor film are separated into a large number of processes, and a large number of equipment are required. It had to be something complicated. A method using a lift-off method has been proposed as one method for flatly embedding between such patterns. The lift-off method using a resist is performed as shown in FIGS. 1(α) to (g). First, in Fig. 1 (→, 101 is a silicon substrate, 102 is a silicon oxide film formed on the silicon substrate 101, and after coating and patterning a resist 103 on the upper surface, the normal The silicon oxide film (insulating film) 102 is vertically etched by dry etching to form an opening.
次いで、第1図(c)に示すように基板上に導体膜10
4を蒸着する。その後第1図(切に示すようにレジスト
膜(被着膜)103を有機溶剤に溶解させて、レジスト
上の導体膜104ヲリフトオフしてしまう。その後第1
図(e)に示すように基板101上に導体膜105を必
要な膜厚だけ被着し、シリコン酸化膜102を被覆する
。このようなリフトオフ法では絶縁膜104の開孔部り
を被着膜にマイクロクラックを生じず導体膜104で埋
め込むこととレジスト剥離のためにレジスト側面にでき
るだけ導体膜104が被着しないことが必要であり、そ
のため導体膜104の被着方法あるいは被着条件が重要
である、通常、絶縁膜102の開孔部んをマイクロクラ
ックがなく導体膜104で埋め込むためには従来の蒸着
方法やスパッタ方法では膜被着を段差被覆性の良い条件
で行うかあるいは膜被着指向性の良い蒸着方法で行うか
のどちらかであった。しかし被着指向性の良い蒸着方法
たとえば電子ビーム蒸着法では膜被着は第2図に示すよ
うな膜断面形状となり、被着膜にマイクロクラックを生
じずに絶縁膜104の開孔部りを埋め込むことができな
い。また段差被覆性の良い被着条件での蒸着方法あるい
はスパッタ方法等では第3図に示すようにレジスト側面
が導体膜でおおわれてレジストを溶解できなくなシリフ
トオフできなくなる。このようにリフトオフ法を用いた
パターン間の平坦な埋め込みは、開孔部の埋め込み工程
と導体膜の平坦化工程とを分離した数多くの工程と技術
的困難を持っている。Next, as shown in FIG. 1(c), a conductive film 10 is formed on the substrate.
4 is deposited. Thereafter, as shown in FIG.
As shown in Figure (e), a conductive film 105 is deposited on the substrate 101 to a required thickness to cover the silicon oxide film 102. In such a lift-off method, it is necessary to fill the openings of the insulating film 104 with the conductive film 104 without causing microcracks in the deposited film, and to prevent the conductive film 104 from adhering to the sides of the resist as much as possible in order to remove the resist. Therefore, the method or conditions for depositing the conductive film 104 are important.Usually, conventional vapor deposition methods or sputtering methods are used to fill the openings in the insulating film 102 with the conductive film 104 without microcracks. In this case, either the film was deposited under conditions that provided good step coverage, or the film was deposited using a vapor deposition method that provided good film deposition directionality. However, when using a deposition method with good deposition directionality, such as electron beam evaporation, the film is deposited in a cross-sectional shape as shown in FIG. Cannot be embedded. Furthermore, when using a vapor deposition method or a sputtering method under deposition conditions that provide good step coverage, the side surfaces of the resist are covered with a conductive film as shown in FIG. 3, making it impossible to dissolve the resist and prevent slope-off. In this way, flat filling between patterns using the lift-off method involves many separate steps of filling the opening and flattening the conductor film, and is technically difficult.
本発明の目的は以上述べたごとき、従来の段差の被覆方
法の問題点に関して特に微細な開孔部を被着導体膜にマ
イクロクラックを生じさせずかつ平坦に導体膜で埋め込
む段差の被覆方法を提供することにある。SUMMARY OF THE INVENTION The purpose of the present invention is to solve the problems of the conventional method of covering steps, and to provide a method for covering steps that flatly fills minute openings with a conductive film without causing microcracks in the adhered conductor film. It is about providing.
本発明は、表面に絶縁膜のパターンが形成された基板に
対し、イオンブレーティング法を用いて前記絶縁膜のパ
ターンを導体膜で埋め込む工程において、被着導体膜に
マイクロクラックを生じさせずかつ下地基板においてパ
ターン段差の底部に沿って溝が生じない膜被着条件で前
記パターンをパターンの高さの一部まで埋め込む第1の
工程と、前記パターンにおいてまだ埋め込まれていない
部分を、被着導体膜にマイクロクラックを生じずかつパ
ターンの間の平坦面の被着導体膜の膜厚がパターンの段
差の高さとパターンの段差上の平坦面の被着導体膜の膜
厚との和にほぼ等しくなる膜被着条件の下で埋め込む第
2の工程とを行うことを特徴とする段差の被覆方法であ
る。The present invention provides a process for embedding an insulating film pattern with a conductive film on a substrate having an insulating film pattern formed on its surface using an ion blating method, without causing microcracks in the adhered conductive film. A first step of embedding the pattern up to a part of the height of the pattern under film deposition conditions that do not cause grooves along the bottom of the pattern step on the base substrate, and depositing the portion of the pattern that has not been filled yet. The thickness of the conductive film on the flat surface between the patterns is approximately equal to the sum of the height of the step of the pattern and the thickness of the conductive film on the flat surface above the step of the pattern without causing microcracks in the conductor film. This is a step covering method characterized by performing a second step of embedding under equal film deposition conditions.
本発明においては、従来直流あるいは高周波イオンブレ
ーティング法において使用されていなかった大きな基板
バイアス電圧(数10KV)が基板に印加されている。In the present invention, a large substrate bias voltage (several tens of kilovolts), which has not been used in conventional DC or high frequency ion blating methods, is applied to the substrate.
第4図(CL)〜(C)は、イオンブレーティング法を
用いた微細な開孔部を有する基板上への膜被着において
、基板バイアス電圧がOlV、、 vz(v) (但し
、0<■□〈v2)トナル場合ノ開孔部での模式的断面
図である。第4図(α)に示すように基板バイアス電圧
がゼロの場合には、被着膜103は通常の蒸着法の被着
膜と同じ形状となシ、段差被覆性が悪く被着膜103に
マイクロクラックを生じた。基板バイアス電圧が印加さ
れるにつれて、第4図(b)に示すように開孔部内の被
着膜にマイクロクラックを生じなくなシ、また開孔部ん
の段差肩部上の被着膜においては、イオンブレーティン
グ法特有の傾斜面105が形成される。さらに第4図(
C)に示すように、ある基板バイアス電圧以上になると
開孔部内の平坦面に被着する膜の膜厚が開孔部の段差に
上に被着する膜の膜厚よりも厚くなる。この現象は開孔
部り内の側面に被着した膜のスパッタエツチングされた
ものが開孔部り内の平坦面に再付着するためであると考
えられる。従って開孔部り内の平坦面106に被着した
膜103の膜厚と開孔部ルの段差上の平坦面に被着した
膜の膜厚との比率を基板バイアス電圧あるいはその他の
膜被着条件を適当に調節することにより1倍以上にする
ことが可能である。しかしながら、第4図(5)の場合
には、基板において開孔部りの段差底部に沿って溝10
6が生じた。従って、膜被着の初期においては溝106
が生じない基板バイアス電圧条件を用いることが必要で
ある。Figures 4 (CL) to (C) show that when a film is deposited on a substrate with fine openings using the ion blating method, the substrate bias voltage is OlV, vz(v) (however, 0 <■□〈v2) It is a schematic cross-sectional view at the opening part in the tonal case. As shown in FIG. 4 (α), when the substrate bias voltage is zero, the deposited film 103 does not have the same shape as the deposited film of the normal vapor deposition method, and the deposited film 103 has poor step coverage. Microcracks were generated. As the substrate bias voltage is applied, microcracks no longer occur in the deposited film inside the opening, as shown in FIG. In this case, an inclined surface 105 unique to the ion blating method is formed. Furthermore, Figure 4 (
As shown in C), when the substrate bias voltage exceeds a certain level, the thickness of the film deposited on the flat surface inside the opening becomes thicker than the thickness of the film deposited on the step of the opening. This phenomenon is thought to be due to the fact that the sputter-etched film deposited on the side surfaces inside the opening re-adheres to the flat surface inside the opening. Therefore, the ratio between the thickness of the film 103 deposited on the flat surface 106 inside the aperture and the thickness of the film deposited on the flat surface 106 above the step of the aperture is determined by adjusting the substrate bias voltage or other film coating. By appropriately adjusting the wearing conditions, it is possible to increase the amount by more than 1 times. However, in the case of FIG. 4(5), a groove 10 is formed along the bottom of the step near the opening in the substrate.
6 occurred. Therefore, at the initial stage of film deposition, the grooves 106
It is necessary to use substrate bias voltage conditions that do not cause this.
以下、本発明について実施例を説明する。第5図(α)
〜(C)は一実施例を工程を追ってIW次示した模式的
断面図である。第5図(α)は平坦な表面を持つシリコ
ン基板201上にシリコン酸化膜102をG■法で被着
した後、通常のホトレジスト工程とドライエツチング工
程を経て開孔部りを形成した状態を示す。次いで第5図
(b)に示すように開孔部ん内にアルミニウムがマイク
ロクランクを生じず被着しかつ下地シリコン基板201
において、開孔部りの段差の底部に沿って溝が生じない
基板バイアス条件の下でイオンブレーティング法でアル
ミニウム膜203を後に基板バイアス電圧を大きくした
時、下地シリコン基板201において絶縁膜の段差の底
部に沿って溝が生じない厚さだけ被着する。この時の基
板バイアス電圧は約5KVであった。次いで第5図(C
)に示すごとく、開孔部り内の平坦面204に被着する
アルミニウム膜の膜被着速度が開孔部りの段差上の平坦
面に被着するアルミニウム膜の膜被着速度の約2倍とな
る基板バイアス条件の下でのイオンブレーティング法で
アルミニウム膜205を開孔部の段差上の平坦面に被着
する。この条件では開孔部り内のアルミニウム膜の膜厚
は開孔部りの段差上の平坦面2()4のアルミニウム膜
の膜厚の2倍となり、開孔部りを有するシリコン酸化膜
上のアルミニウム膜は殆ど平坦になる。この時の基板バ
イアス電圧は約30KVであった。Examples of the present invention will be described below. Figure 5 (α)
-(C) are schematic cross-sectional views showing one embodiment step by step. FIG. 5(α) shows a state in which a silicon oxide film 102 is deposited on a silicon substrate 201 with a flat surface by the G method, and then an opening is formed through the usual photoresist process and dry etching process. show. Next, as shown in FIG. 5(b), aluminum adheres to the inside of the opening without forming microcranks, and the base silicon substrate 201 is coated with aluminum.
In this case, when the substrate bias voltage was increased after the aluminum film 203 was deposited by ion blating under substrate bias conditions in which no groove was formed along the bottom of the step near the opening, the step of the insulating film on the underlying silicon substrate 201 was removed. Apply only a thickness that does not create grooves along the bottom of the base. The substrate bias voltage at this time was about 5 KV. Next, Figure 5 (C
), the film deposition speed of the aluminum film deposited on the flat surface 204 inside the opening is about 2 times the deposition speed of the aluminum film deposited on the flat surface 204 on the step of the opening. An aluminum film 205 is deposited on the flat surface on the step of the opening by ion blating under twice the substrate bias condition. Under this condition, the thickness of the aluminum film inside the opening is twice the thickness of the aluminum film on the flat surface 2 ( ) 4 on the step of the opening, and the thickness of the aluminum film inside the opening is twice that of the aluminum film on the flat surface 2 ( ) 4 on the step of the opening. The aluminum film becomes almost flat. The substrate bias voltage at this time was about 30 KV.
以上説明したように、本発明は開孔部の平坦面上への導
体膜の膜被着速度と開孔部の段差上の平坦面への導体膜
の膜被着速度との比率を基板ノ(イアスミ圧あるいはそ
の他の膜被着条件を調節して1倍以上にすることが可能
なイオンブレーティング法により行うものである。その
結果、イオンブレーティング法を用いて微細な開孔部に
膜被着を行う場合、同一真空系内で膜被着と平坦化を同
時に行うことができ、急峻な側面を持つ絶縁膜の開孔部
上に導体膜を平坦に形成することができる。As explained above, the present invention improves the ratio of the film deposition speed of the conductor film onto the flat surface of the opening and the film deposition speed of the conductor film onto the flat surface above the step of the opening. (This is done using the ion blating method, which can be increased by more than 1 time by adjusting the Iasumi pressure or other film deposition conditions. As a result, the film is applied to the minute openings using the ion brating method. When performing deposition, film deposition and planarization can be performed simultaneously in the same vacuum system, and a conductive film can be formed flat over an opening in an insulating film that has steep sides.
また多層薄膜構造形成に応用すれば、後に形成される高
次の薄膜の段切れ、接触不良、寸法加工精度の悪化が回
避でき、それをLSIに使用した場合、信頼性、集積度
を飛躍的に向上することができる。In addition, if applied to the formation of multilayer thin film structures, it is possible to avoid step breakage, poor contact, and deterioration of dimensional processing accuracy in higher-order thin films that will be formed later, and when used in LSIs, reliability and integration can be dramatically improved. can be improved.
実施例においては、アルミニウム膜を被着したが何もこ
れに限る必要はなく、モリブデン等の他の金稿、不純物
をドープした多結晶シリコンやシリサイド等の合金も用
いることができる・In the embodiment, an aluminum film is deposited, but there is no need to be limited to this; other metals such as molybdenum, and alloys such as polycrystalline silicon doped with impurities and silicide can also be used.
第1図(α)〜(g)はレジストを用いたりフトオフ法
による平坦な導体膜の形成を説明する模式的断面図、第
2図は被着指向性の良い蒸着法により、パターンを導体
膜で埋め込んだ構造の模式的断面図、第3図は段差被覆
性の良い蒸着法によりパターンを導体膜で埋め込んだ構
造の模式的断面図、第4図(α)〜(1)はイオンブレ
ーティング法を用いた微細な開孔部を有する基板上への
膜被着において基板バイアス電圧をパラメータとした場
合の開孔部での模式的断面図、第5図(α)〜(C)は
本発明の方法の一実施例を説明するだめの模式的断面図
である。
201・・・シリコン基板、202・・シリコン酸化膜
等の絶縁膜、203・・導体膜
特許出願人 日本電気株式会社
第1図
第2図
第3園
第4図
第5図
手続補正書(自発)
1、事件の表示 昭和59年 特許 願第089678
号2、発明の名称 段差の被機方法
3、補正をする者
事件との関係 出 願 人
東京都港区芝五丁目33番1号
(423) 日本電気株式会社
代表者 関本忠弘
4、代理人
5、補正の対象
明細書の「発明の詳細な説明」の欄。
6 補正の内容
(1)明細書第7頁第8行目のrVl 、 V2 Jと
あるのをr−Vl、−V2 Jと補正する。
(2)明細書第9頁第8行目の[約5KVJとあるのを
1約−5KVJと補正する。
(3)明細書第9頁第19行目の[約30KVJとある
のを[約−3QKVJと補正する。
〜
代理人弁理士 内 原 薯Figures 1 (α) to (g) are schematic cross-sectional views illustrating the formation of a flat conductor film using a resist or the foot-off method. Fig. 3 is a schematic cross-sectional view of a structure in which a pattern is embedded with a conductive film using a vapor deposition method with good step coverage, and Fig. 4 (α) to (1) are ion blating Figures 5 (α) to (C) are schematic cross-sectional views at the opening when the substrate bias voltage is used as a parameter in film deposition on a substrate with fine openings using the method. FIG. 1 is a schematic cross-sectional view for explaining one embodiment of the method of the invention. 201...Silicon substrate, 202...Insulating film such as silicon oxide film, 203...Conductor film Patent applicant NEC Corporation Figure 1 Figure 2 Figure 3 Figure 4 Figure 5 Procedural amendment (voluntary ) 1. Indication of the incident 1982 Patent Application No. 089678
No. 2, Title of the invention: Method for attaching a step 3, Relationship with the case of the person making the amendment Applicant: 5-33-1 Shiba, Minato-ku, Tokyo (423) NEC Corporation Representative: Tadahiro Sekimoto 4, Agent 5. "Detailed Description of the Invention" column of the specification to be amended. 6. Contents of the amendment (1) rVl, V2 J on page 7, line 8 of the specification will be corrected to r-Vl, -V2 J. (2) On page 9, line 8 of the specification, [about 5KVJ] is corrected to about 1 -5KVJ. (3) The statement "about 30KVJ" on page 9, line 19 of the specification is corrected to "about -3QKVJ. ~ Attorney Patent Attorney Uchihara Sai
Claims (1)
、イオンブレーティング法を用いて前記絶縁膜のパター
ンを導体膜で埋め込む工程において、被着導体膜にマイ
クロクラックを生じさせずかつ下地基板においてパター
ン段差の底部に沿って溝が生じない膜被着条件で前d己
パターンをパターンの高さの一部まで埋め込む第1の工
程と、前記パターンにおいてまだ埋め込まれていない部
分に対し、被着導体膜に1イクロクラツクを生じさせず
かつパターンの間の平坦面の被着導体膜の膜厚がバター
7の段差の高さとパターンの段差上の平坦面の被着導体
膜の膜厚との和に/ミは等しくなる膜被着条件の下でこ
の部分を埋め込む第2の工程とを行うことを特徴とする
段差の被覆方法。(1) In the step of embedding the insulating film pattern with a conductive film using the ion blating method on a substrate with an insulating film pattern formed on the surface, the process does not cause microcracks in the adhered conductive film and the substrate A first step of embedding the previous pattern up to a part of the height of the pattern under film deposition conditions that do not create a groove along the bottom of the pattern step on the substrate, and for a portion of the pattern that is not yet filled, The thickness of the adhered conductor film on the flat surface between the patterns is the same as the height of the step of the butter 7 and the thickness of the adhered conductor film on the flat surface above the step of the pattern without causing a 1-cycle crack in the adhered conductor film. and a second step of embedding this portion under film deposition conditions such that /mi is equal to the sum of .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8967884A JPS60233840A (en) | 1984-05-04 | 1984-05-04 | Coating method for stepwise difference |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8967884A JPS60233840A (en) | 1984-05-04 | 1984-05-04 | Coating method for stepwise difference |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60233840A true JPS60233840A (en) | 1985-11-20 |
Family
ID=13977411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8967884A Pending JPS60233840A (en) | 1984-05-04 | 1984-05-04 | Coating method for stepwise difference |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60233840A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6324638A (en) * | 1986-07-17 | 1988-02-02 | Agency Of Ind Science & Technol | Microscopic hole filling method |
-
1984
- 1984-05-04 JP JP8967884A patent/JPS60233840A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6324638A (en) * | 1986-07-17 | 1988-02-02 | Agency Of Ind Science & Technol | Microscopic hole filling method |
JPH0569294B2 (en) * | 1986-07-17 | 1993-09-30 | Kogyo Gijutsuin |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5614765A (en) | Self aligned via dual damascene | |
US4789648A (en) | Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias | |
US3868723A (en) | Integrated circuit structure accommodating via holes | |
JPH01503021A (en) | Flattening method for forming through conductors in silicon wafers | |
JPH04229618A (en) | Integrated circuit device contact and formation method thereof | |
JPS60233840A (en) | Coating method for stepwise difference | |
JP2716156B2 (en) | Method for manufacturing semiconductor device | |
JPS613431A (en) | Semiconductor device with multilayer interconnection and manufacture thereof | |
JPS60262443A (en) | Forming method of multilayer interconnection | |
EP0191981B1 (en) | Multilayer circuit | |
KR100352304B1 (en) | Semiconductor device and method of manufacturing the same | |
KR0184940B1 (en) | Method of fabricating semiconductor device | |
US4693783A (en) | Method of producing interconnections in a semiconductor integrated circuit structure | |
JPH0536839A (en) | Manufacture of semiconductor device | |
JPS62155537A (en) | Manufacture of semiconductor device | |
JP2783898B2 (en) | Method for manufacturing semiconductor device | |
JPS5928358A (en) | Manufacture of semiconductor device | |
JPS5966125A (en) | Manufacture of semiconductor device | |
JPS6130053A (en) | Covering method of step | |
JPS60115234A (en) | Preparation of semiconductor device | |
JPS61120417A (en) | Forming method for contact electrode | |
JPS6149439A (en) | Manufacture of semiconductor device | |
EP0543254A2 (en) | A method of forming high-stability metallic contacts in an integrated circuit with one or more metallized layers | |
JPS6249735B2 (en) | ||
JPS58122751A (en) | Semiconductor device |