JP2716156B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に層間絶縁
膜を平坦化を図った製造方法に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which an interlayer insulating film is planarized.
近年、半導体装置の配線の微細化，多層化に伴い、配
線層間の平坦化が重要となっている。平坦化法の１つで
ある塗布法は、例えば金属配線上に気相成長法による酸
化膜（CVD酸化膜）を成長し、塗布・焼成により形成さ
れるケイ酸ガラス（シリカフィルム）や有機シロキサン
ポリマーを形成し、更にこの上にCVD酸化膜を成長して
配線層間膜としている。2. Description of the Related Art In recent years, with miniaturization and multilayering of wiring of a semiconductor device, planarization between wiring layers has become important. The coating method, which is one of the planarization methods, is to grow an oxide film (CVD oxide film) on a metal wiring by a vapor phase growth method, and form a silicate glass (silica film) or an organic siloxane formed by coating and firing. A polymer is formed, and a CVD oxide film is grown thereon to form a wiring interlayer film.
この方法では塗布膜の膜厚が厚くなるとスルーホール
開孔部の塗布膜の露出面積が大きくなり、上層配線用ア
ルミニウムのスパッタ時に、塗布膜からのアウトガスに
よりアルミニウムの被着不良が生じる。これを避けるた
め、全面をエッチングバックしてスルーホール開口部の
塗布膜を除去する方法がある。In this method, when the thickness of the coating film is large, the exposed area of the coating film in the through-hole opening becomes large, and when sputtering aluminum for the upper layer wiring, outgassing from the coating film causes poor adhesion of aluminum. In order to avoid this, there is a method of etching back the entire surface to remove the coating film at the opening of the through hole.
すなわち、第３図（ａ）に示すように、半導体基板１
の絶縁膜２上に形成したアルミニウム配線３の上に層間
絶縁膜としてシリコン酸化膜４を成長し、その上に有機
シロキサンポリマー６を塗布，焼成により形成する。次
いで、第３図（ｂ）のように、全面をエッチングバック
して凹部内にのみ有機シロキサンポリマー６を残し、更
に第３図（ｃ）のように、この上にシリコン酸化膜７を
成長している。That is, as shown in FIG.
A silicon oxide film 4 is grown on the aluminum wiring 3 formed on the insulating film 2 as an interlayer insulating film, and an organic siloxane polymer 6 is applied thereon and formed by firing. Next, as shown in FIG. 3 (b), the entire surface is etched back to leave the organic siloxane polymer 6 only in the concave portion, and a silicon oxide film 7 is grown thereon as shown in FIG. 3 (c). ing.
上述した従来の半導体装置の層間膜製造方法は、下側
パターンの凹凸による配線上の塗布膜厚に差が生じるた
め、最も厚い部分がなくなるまでエッチングバックしな
ければならない。さらに膜厚やエッチングの均一性から
マージンを考えてある程度のオーバーエッチングが必要
である。In the above-described conventional method for manufacturing an interlayer film of a semiconductor device, since a difference occurs in the coating film thickness on the wiring due to the unevenness of the lower pattern, etching back must be performed until the thickest portion disappears. Further, a certain degree of over-etching is necessary in consideration of a margin from the film thickness and the uniformity of etching.
一方、シリカフィルムや有機シロキサンポリマーのエ
ッチングレートは酸化膜に比べて２倍程度速いため、塗
布膜厚の薄い部分、すなわち微細な配線部では第３図
（ｂ）のように塗布膜がオーバーエッチングされ易く、
このため逆に平坦性が悪化してしまうという問題があ
る。On the other hand, since the etching rate of the silica film or the organic siloxane polymer is about twice as fast as that of the oxide film, the coating film is over-etched at the portion where the coating film thickness is small, that is, at the fine wiring portion as shown in FIG. Easy to be
Therefore, there is a problem that flatness is deteriorated.
この場合、層間絶縁膜にシリコン窒化膜を用いれば、
エッチングレート比をほぼ1:1にできるが、アルミニウ
ム上にシリコン窒化膜を成長するとストレスマイグレー
ションに弱くなり、また高誘電率のため、層間容量が高
くなる。In this case, if a silicon nitride film is used for the interlayer insulating film,
The etching rate ratio can be made approximately 1: 1. However, growing a silicon nitride film on aluminum makes the film less susceptible to stress migration, and has a high dielectric constant, which increases the interlayer capacitance.
本発明は上述した問題を解消して平坦性に優れた層間
絶縁膜を形成することができる半導体装置の製造方法を
提供することを目的とする。An object of the present invention is to provide a method for manufacturing a semiconductor device capable of forming an interlayer insulating film having excellent flatness by solving the above-mentioned problems.
本発明の半導体装置の製造方法は、基板上に形成した
金属配線層の上にシリコン酸化膜を形成する工程と、こ
のシリコン酸化膜上に金属配線層とシリコン酸化膜とで
構成される段差の高さよりも薄くシリコン窒化膜を形成
する工程と、このシリコン窒化膜上にシリコン窒化膜と
略エッチングレートの等しい塗布膜を形成して表面を平
坦化する工程と、前記金属配線層上におけるシリコン窒
化膜の膜厚が少なくとも減少されるまで前記塗布膜をエ
ッチングバックする工程と、全面にシリコン酸化膜を形
成して層間絶縁膜を完成する工程とを含んでいる。The method for manufacturing a semiconductor device according to the present invention includes a step of forming a silicon oxide film on a metal wiring layer formed on a substrate, and a step of forming a metal wiring layer and a silicon oxide film on the silicon oxide film. Forming a silicon nitride film thinner than the height, forming a coating film having an etching rate substantially equal to that of the silicon nitride film on the silicon nitride film to flatten the surface, and forming a silicon nitride film on the metal wiring layer. The method includes a step of etching back the coating film until the thickness of the film is reduced at least, and a step of forming a silicon oxide film on the entire surface to complete an interlayer insulating film.
上述した製造方法では、塗布膜のエッチングバック時
に、これとエッチングレートの等しいシリコン窒化膜を
同時にエッチングさせるので、凹部における塗布膜のオ
ーバエッチングを抑制し、平坦化を実現する。In the above-described manufacturing method, when the coating film is etched back, the silicon nitride film having the same etching rate as that of the coating film is simultaneously etched, so that over-etching of the coating film in the concave portion is suppressed and planarization is realized.
次に、本発明を図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図（ａ）乃至（ｄ）は本発明の一実施例を工程順
に示す縦断面図である。1 (a) to 1 (d) are longitudinal sectional views showing one embodiment of the present invention in the order of steps.
先ず、第１図（ａ）のように、半導体基板１の絶縁膜
２上に厚さ1.0μｍのアルミニウム配線３を所要パター
ンに形成する。そして、全面にプラズマCVD法を用いて
シリコン酸化膜４を2000Å成長し、更にこの上にプラズ
マCVD法を用いてシリコン窒化膜５を2000Å成長する。First, as shown in FIG. 1A, an aluminum wiring 3 having a thickness of 1.0 μm is formed in a required pattern on an insulating film 2 of a semiconductor substrate 1. Then, a silicon oxide film 4 is grown on the entire surface by plasma CVD at a thickness of 2000 .ANG., And a silicon nitride film 5 is grown thereon by plasma CVD at a thickness of 2000.
次に、第１図（ｂ）のように、全面に有機シロキサン
ポリマー溶液を塗布，焼成して有機シロキサンポリマー
層６を形成する。この時塗布膜厚のパターン依存性によ
り、微細配線3a上では1000Å、広い配線3b上では2500Å
となる。Next, as shown in FIG. 1B, an organic siloxane polymer solution is applied to the entire surface and baked to form an organic siloxane polymer layer 6. At this time, due to the pattern dependency of the coating film thickness, 1000 mm on the fine wiring 3a and 2500 mm on the wide wiring 3b.
Becomes
次いで、第１図（ｃ）のように、例えばCF4を用いた
リアクティブイオンエッチングにより全面をエッチング
バックする。この時、有機シロキサンポリマーとシリコ
ン窒化膜，シリコン酸化膜のエッチングレート比はそれ
ぞれ1:1,2:1である。エッチングバック量を3500Åとす
ると、配線3a上のシリコン窒化膜５は全て除去される
が、配線3b上のシリコン窒化膜５は1000Å程度残され
る。Next, as shown in FIG. 1C, the entire surface is etched back by reactive ion etching using, for example, CF 4 . At this time, the etching rate ratio between the organic siloxane polymer, the silicon nitride film, and the silicon oxide film is 1: 1, 2: 1. When the etching back amount is 3500 °, the silicon nitride film 5 on the wiring 3a is entirely removed, but the silicon nitride film 5 on the wiring 3b is left at about 1000 °.
最後に、第１図（ｄ）のように、全面にプラズマCVD
法を用いてシリコン酸化膜７を5000Å成長することで層
間絶縁膜を形成する。Finally, as shown in FIG.
An interlayer insulating film is formed by growing silicon oxide film 7 at 5000.degree.
この方法によれば、有機シロキサンポリマー層６とエ
ッチングレートが等しいシリコン窒化膜５を形成するこ
とによって、配線3a,3b上ではシリコン窒化膜５によっ
てこの領域に有機シロキサンポリマー層が塗布されたの
と同様な状態となる。これにより、配線3a,3b間におけ
る有機シロキサンボリマー層６のオーバエッチングが抑
制され、全体として平坦化が実現できる。According to this method, by forming the silicon nitride film 5 having the same etching rate as the organic siloxane polymer layer 6, the organic siloxane polymer layer is applied to the region by the silicon nitride film 5 on the wirings 3a and 3b. The situation is similar. Thereby, over-etching of the organic siloxane polymer layer 6 between the wirings 3a and 3b is suppressed, and planarization as a whole can be realized.
なお、エッチングバックにより開口部側面に塗布膜層
が露出することなく、信頼性の高い多層配線を形成する
ことができるのは言うまでもない。It goes without saying that a highly reliable multilayer wiring can be formed without exposing the coating film layer on the side surface of the opening by etching back.
第２図は本発明の他の実施例を説明するための縦断面
図である。FIG. 2 is a longitudinal sectional view for explaining another embodiment of the present invention.
この実施例では、有機シロキサンポリマー層６の形成
までは前記実施例と同じであるが、ここではエッチング
バック量を4500Å、すなわち広い配線3b上のシリコン窒
化膜が完全に除去されるまでエッチングバックを行って
いる。In this embodiment, the process up to the formation of the organic siloxane polymer layer 6 is the same as that of the previous embodiment, but here the etching back amount is 4500 °, that is, the etching back is performed until the silicon nitride film on the wide wiring 3b is completely removed. Is going.
これにより、シリコン窒化膜５が層間絶縁膜中に存在
することによる、ストレスマイグレーションや層間容量
等の悪影響を前記実施例よりも低減できる。また、狭い
配線3aの部分では約1500Åのオーバーエッチングとなる
ため、前記実施例に比べ平坦性はやや劣るものの、従来
法に比べれば十分な平坦化が達成できる。As a result, adverse effects such as stress migration and interlayer capacitance due to the presence of the silicon nitride film 5 in the interlayer insulating film can be reduced as compared with the above embodiment. Further, overetching of about 1500 ° is performed at the narrow wiring 3a, so that although the flatness is slightly inferior to the above embodiment, sufficient flattening can be achieved as compared with the conventional method.
なお、以上の説明では、シリコン酸化膜の成長にはプ
ラズマCVDを用いたが、常圧CVDやバイアススパッタ法な
どでも同様な効果が得られる。また、有機シロキサンポ
リマーの代わりに無機のシリカフィルムあるいは、その
多数回塗布でも同様な効果が得られる。In the above description, the plasma CVD is used for growing the silicon oxide film. However, a similar effect can be obtained by a normal pressure CVD, a bias sputtering method, or the like. Similar effects can be obtained by using an inorganic silica film instead of the organic siloxane polymer, or by applying the inorganic silica film many times.
以上説明したように本発明は、シリコン酸化膜上にシ
リコン窒化膜を形成した上で塗布膜を形成し、かつこれ
をエッチングバックしているので、凹部における塗布膜
のオーバエッチングを抑制し、塗布膜形成後の形状を維
持した平坦性の良い層間膜を得ることができる。また、
金属配線上のシリコン窒化膜を除去することにより、ス
トレスマイグレーションによる不良が起こることはな
く、また層間容量が増加することもない。As described above, the present invention forms a coating film after forming a silicon nitride film on a silicon oxide film and etching back the coating film. An interlayer film having good flatness while maintaining the shape after the film formation can be obtained. Also,
By removing the silicon nitride film on the metal wiring, a failure due to stress migration does not occur and an interlayer capacitance does not increase.
また、本発明では、金属配線層の間の凹部内に残され
るシリコン窒化膜は、その膜厚が薄いことから、最終的
に形成される層間絶縁膜の膜厚がいたずらに大きくされ
ることなくシリコン窒化膜の残存量が少なくですみ、金
属配線層の層間容量が大きくなることが防止でき、デバ
イスの高速動作が遅くなることもない。Further, in the present invention, since the silicon nitride film remaining in the concave portion between the metal wiring layers is thin, the thickness of the finally formed interlayer insulating film is not unnecessarily increased. The remaining amount of the silicon nitride film can be reduced, the interlayer capacitance of the metal wiring layer can be prevented from increasing, and the high-speed operation of the device does not slow down.
第１図（ａ）乃至（ｄ）は本発明の一実施例を製造工程
順に示す縦断面図、第２図は本発明の他の実施例の工程
一部の縦断面図、第３図（ａ）乃至（ｃ）は従来方法を
工程順に示す縦断面図である。 １……半導体基板、２……絶縁膜、3,3a,3b……アルミ
ニウム配線、４……シリコン酸化膜、５……シリコン窒
化膜、６……有機シロキサンポリマー層、７……シリコ
ン酸化膜。1 (a) to 1 (d) are longitudinal sectional views showing one embodiment of the present invention in the order of manufacturing steps, FIG. 2 is a longitudinal sectional view showing a part of the steps of another embodiment of the present invention, and FIG. 1A to 1C are longitudinal sectional views showing a conventional method in the order of steps. DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... Insulating film, 3, 3a, 3b ... Aluminum wiring, 4 ... Silicon oxide film, 5 ... Silicon nitride film, 6 ... Organic siloxane polymer layer, 7 ... Silicon oxide film .
Claims (1)
ン酸化膜を形成する工程と、このシリコン酸化膜上に前
記金属配線層とシリコン酸化膜とで構成される段差の高
さよりも薄くシリコン窒化膜を形成する工程と、このシ
リコン窒化膜上にシリコン窒化膜と略エッチングレート
の等しい塗布膜を形成して表面を平坦化する工程と、前
記金属配線層上におけるシリコン窒化膜の膜厚が少なく
とも減少されるまで前記塗布膜をエッチングバックする
工程と、全面にシリコン酸化膜を形成して層間絶縁膜を
完成する工程とを含むことを特徴とする半導体装置の製
造方法。A step of forming a silicon oxide film on a metal wiring layer formed on a substrate; and forming a silicon oxide film on the silicon oxide film thinner than a step formed by the metal wiring layer and the silicon oxide film. A step of forming a silicon nitride film, a step of forming a coating film having substantially the same etching rate as the silicon nitride film on the silicon nitride film to flatten the surface, and a film thickness of the silicon nitride film on the metal wiring layer A step of etching back the coating film until at least is reduced, and a step of forming a silicon oxide film on the entire surface to complete an interlayer insulating film.
Priority Applications (1)
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|---|---|---|---|
| JP63217912A JP2716156B2 (en) | 1988-08-31 | 1988-08-31 | Method for manufacturing semiconductor device |
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Publications (2)
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| JPH0265256A JPH0265256A (en) | 1990-03-05 |
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Families Citing this family (4)
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Family Cites Families (1)
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|---|---|---|---|---|
| JPS60217644A (en) * | 1984-04-12 | 1985-10-31 | Matsushita Electronics Corp | Manufacture of semiconductor device |
-
1988
- 1988-08-31 JP JP63217912A patent/JP2716156B2/en not_active Expired - Lifetime
Also Published As
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