JPS60229159A - マルチプロセツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術的分野〕 本発明はマルチプロセッサシステム、特にシステムバス
を介して複数の演算処理回路が互いにデータの受ケ渡し
を行なうマルチプロセッサシステムに関する。

〔発明の技術的背景とその問題点〕

マイクロプロセッサ、ＲＡＭ　、　ＲＡＭ及び周辺回路
で構成される複数の演算処理回路（ＣＰＵ）をシステム
バスに接続することによりマルチプロセッサシステムと
し、ＣＰＵ１つの場合に比較して処理能力を向上させる
技術は広く知られている。このことを第１図を用いて説
明する。

第１図は、マルチプロセッサシステムの一構成例であり
、ＣＰ　Ｕ　１　１１１−２＋１−３　はマイクロプロ
セッサ（ＭＰＵ）２−１．２−２．２−３　、読み出し
書き込みメモリ（ＲＡＭ）　３−１．３−２．３−３及
び読み出し専用メモリ（ＲＯＭ）　４−１．４−２．４
−３がローカルバス５−１　、５−２　、５−３に接続
されている。またこれらのローカルバス５−１　、５−
２　、５−３はそれぞれインターフェース（Ｉ　Ｎ　Ｆ
　）　６−１．６−２．６−３によりシステムバス７に
接続されている。また入力回路（ＩＮ）８及び出力回路
（ＯＵＴ）９も前記システムバス７に接続されている。

前記ＭＰＵ　２−１は前記ローカルバス５−１、前記Ｉ
ＮＦ　６１　、前記システムバス７、及び前記ＩＮ　ｆ
３を介して、前記ＩＮＳに入力される入力データｌＯを
前記ＲＯＭ　４−１に書き込まれたプログラムに従って
読み込む。他のＭＰＵ　２−２．２−３も同様にして入
力データ１０を読み込む。各ＭＰＵ　２−１　。

２−２　、２−３は前記ＲＯＭ　４−１．４−２．４−
３に書き込まれたプログラムにしたがって演算処理を行
ない、その結果を前記ローカルバス５−１　、５−２　
、５−３前記ＩＮＦ６−１　＋６−２．６−３及び前記
システムバス７を介して前記ＯＵＴ　９に書き込み、出
力データ１１を出力する。

また、谷ＭＰＵ　２−１．２−２１２−３は演算処理の
途中結果を記憶しでおくためなどに前記ＲＡＭ　３−１
．３−２．３−３を使用する。さらに前記各ＭＰＵ　２
−１．２−２．２−３は必要に応じ、他のＣＰＵ内のＲ
ＡＭに記憶しであるデータを、例えば前記ＭＰＵ２−１
が、前記ローカルバス５−Ｉ　ＩＮＦ　６−１、システ
ムバス７、ＩＮＦ　６−２、ローカルバス５−２を介し
て前記ＲＡＭ　３−２から読み込むようにして使用する
。

また、このマルチプロセッサシステムの構造の斜視図を
第２図を用いて説明する。第２図Ｉこおいて、前記各回
路、即ちＩＮ８　、　ＣＰＵ　１−１．１−２．１−３
　。

ＯＵＴ　９は、ラック１２１こ収納され、前記ラック１
２の一面に設けられた配線あるいはプリント基板等で構
成される前記システムバス７と、コネクタ１３−１〜１
３−５を介して接続されるようになっている。

ところで、このようなマルチプロセッサシステムにおい
て、ハードウェアあるいはソフトウェアの不良が生じた
場合、その原因を究明するためｌこ前記システムバス及
び前記ローカルバス上の各制卸信号、アドレス及びデー
タを観測し、これらの信号が正しく出力されているがど
うがを分析する必要がだひたび生ずる。また、前記不良
が極めてまれに発生するものである場合には、この観測
及び分析を長時間にわたり、できるだけ実際の運用状態
に近い状態で行なう必要がある。

第１図及び第２図に示したような従来装置において、何
らかの不良が発生しその原因を究明するため前記システ
ムバス７及び前記ＣＰＵ　１−１内の前記ローカルバス
５−１上の信号を観測する従来の方法を第３図を用いて
説明する。第３図において符号１〜１３はそれぞれ第１
図及び第２図に対応している。延長回路１４を前記ＣＰ
Ｕ　１−１が接続されていた前記コネクター３−２に接
続し、前記延長回路１４に取りつけられた延燕コネクタ
ー５に前記ＣＰＵｌ−１を接続する。前記コネクター３
−２と前記延長コネクタ１５とは前記延長回路１４によ
って１対１の対応で接続されるようになっているため、
前記ＣＰＵ±１は前記コネクタ３−１１こ接続される場
合と全く同様１こ動作することができる。そして、前記
システムパス真及び前Ｍｄローカルバス５−１上の信号
の観測及び分析は、ロジックアナライザー６のプローブ
１７を前記延長回路１４上及び前記ＣＰＵ　１−１上の
必要な観測ポイントに接続するととｌこより行なう。

しかしながら、このような、延長回路を用いて観測しよ
うとするＣＰＵをラックより取り出し、ロジックアナラ
イザで観測及び分析する方法には以下のよう表問題点が
ある。

すなわち、ローカルバス上の信号が観測されているＣＰ
Ｕがラックの外に出ており、また、ロジックアナライザ
からのプローブが、延長回路及び前記ＣＰＵに接続され
た状態となっているため、装置にカバーをすることがで
きず、実際の運用状態に近い状態での観測ができないた
め実運用状態でしか発生しないような不良の分析が不可
能である。

さらに、１つのＣＰＵ内のローカルバスの観測を終え、
別のＣＰＵ内のローカルバスを観測しようとする場合、
まずグローブを取り外し、観測を終了したＣＰＵを延長
コネクタがら外し、延長回路をコネクタから外し、次１
こ観測−しようとするＣＰＵをコネクタから外し、その
コネクタへ前記延長回路を接続し延長コネクタへそのＣ
ＰＵを接続し、観測が終了したＣＰＵはコネクタへ接続
し、最後ｌこ、ロジックアナライザのプローブを延長回
路及び次に観測しようとするＣＰＵの必要な観測ポイン
トへ接続しなおした後に観測を行なう必要がある。この
ように観測するＣＰＵを変更する際に大変な手間を要し
、保守性が悪いうえに、観測ミスを誘発する危険性も大
きく、保守を含めたトータルコストが高価なものになっ
てしまう。

以上説明したように、従来のマルチプロセッサ構成では
、不良が生じた場合の保守性に関して種々の問題点を有
している。

〔発明の目的〕

本発明は、上記問題点を解決するためになされたもので
、その目的は、システムバスに複数のＣＰＵが接続され
ている構成のマルチプロセッサシステムにおいて、シス
テムバス及ヒローカルバスのアドレス、データ及び各制
御信号を観測する際に、実際の運用状態に極めて近い状
態で観測でき、観測するＣＰＵの変更も極めて容易に行
なえる保守性の優したマルチプロセッサシステムを提供
することにある。

〔発明の概要〕

本発明は、上記目的を達成するためＥこ、マルチプロセ
ッサシステムにおいて、各ＣＰＵにそのローカルバスの
各信号を出力する内部信号出力手段を設け、システムパ
スにはトレーサ部を接続するためのトレーサ接続手段　
設け、このトレーサ接続手段によって接続することによ
り前記システムバスの各信号を入力し、また内部信号入
力手段を持ち、この内部信号入力手段と前記内部信号出
力手段を接続手段を用いて接続することにより、任意の
前記ＣＰＵのローカルバスの各信号を入力し、入力した
前記システムパス及び前記ローカルバスの各信号の観測
及び分析を行なう機能をもつトレーサ部を備えるように
したものである。

〔発明の実施例〕

（実施例の構成） 本発明の一実施例を図面を参照して説明する。

第４図は、本発明によるマルチプロセッサシステムの一
実施例の構成図であり、以下ではシステムバス７及びＣ
ＰＵ　１人−１のローカルバス５−１ノ各侶号をトレー
サ部１９Ａによって観測する場合について説明する。な
お、第１図と同一箇所には同一符号を附している。

第４図において、各ＣＰＵ　ＩＡ−１〜Ｉ人−３は第１
図におけるＣＰＵ　１−１〜１−３１こ加えて、ローカ
ルバス５−１〜５−３の各信号を出力するためのバッフ
ァ及びコネクタ等で構成された内部信号出力手段１８−
１〜１８−３　を備えている。トレーサ部１９Ａは入力
される種々の信号の観測及び分析を行なうトレース回路
２０と、前記内部信号出力手段１８−１〜１Ｂ−３のい
ずれか１つとフラットケーブル等で構成される接続手段
２１によって接続することによりローカルノくスの各信
号を前記トレース回路２０へ入力するための内部信号入
力手段２２と、前記システムノ（スフに接続されシステ
ムバスの各信号を前記トレース回路２０へ入力するため
のバッファ回路ｎと、前記トレース回路器における観測
及び分析が終了した後に、その結果をプリンタ等の出力
装置（ＰＲＴ）２４ヘケーブル２５を通して出力するだ
めの出力インタフェース２６とで構成される。

前記トレース回路２０は、トリガ条件設定部、信号記憶
部、トリガ検出部とを備え、前記トリガ条件設定部で設
定したトリガ条件を前記バッファ回路路から入力した各
信号が満足したことを前記トリガ検出部が検出するまで
及び検出してから一定時間の間、前記信号記憶部ｌこお
いて前記各信号を順に記憶することにより、前記トリガ
条件を前記各信号が満足した時刻の前後一定時間内の前
記各信号の観測及び分析を行なうことを特徴とする、周
知のロジックアナライザと同様な機能を有する回路であ
る。

第５図に本実施例の構造を図示する。なお第１図〜第４
図と同一箇所には同一符号を附している。

第５図はトレーサ部１９人によ・つてシステムパス７及
びＣＰＵ　１人−１内のローカルバス５−１の各信号の
観測及び分析を行なっている状態を示している。

トレーサ部１９Ａはコネクタで構成されるトレーサ接続
手段２７を介してシステムパス７と接続され、また接続
手段２１１こよってトレーサ部１９Ａ上の内部信号入力
手段２２とＣＰＵ　ＩＡ−１上の内部信号出力手段１８
−１が接続されている。

（実施例の作用） 次１こ本実施例の作用を第４図及び第５図を用いて説明
する。

トレーサ部１９以外の部分の動作、すなわちＣＰＵ１人
−１〜ＩＡ−３、ＩＮＳ、ＯＵＴ　９の動作は第１図に
おけるＣＰＵ　１−１〜１−３　、　ＩＮＳ、　ＯＵＴ
ｇの動作と全く同じであるので省略する。

トレーサ部１９Ａ内のトレース回路２０はＣＰＵ　ＩＡ
−１上の内部信号出力手段１８−１　、接続手段２１及
び内部信号入力手段２２を介してＣＰＵ　ＩＡ−１内の
ローカルパス５−１上のデータ、アドレス及び各種制御
信号を入力するとともに、バッファ回路２３を介してシ
ステムパス７上のデータ、アドレス及び各種制御信号を
も入力する。トレース回路２０は入力されたこれらの信
号を観測し、あらかじめ設定された条件にしたがって分
析を行ない、その結果をトレース回路２０内のメモリに
記憶する。記憶された各信号の分析結果は、出力装置別
をケーブル２５を用いて出力インタフェース２６に接続
することにより、出力装置２４に対し出力される。

ケーブルδは分析結果を出力する際にのみ出力インタフ
ェース２６に接続される。また、観測及び分析しようと
するローカルパスを変更する際には接続手段２１をそｐ
ローカルバスに対応する内部信号出力手段と内部信号入
力手段２２とを接続するようにつなぎかえる。

（実施例の効果） 本実施例は上記のように構成されているので、マルチプ
ロセッサシステムにおいて７１−ドウエアあるいはソフ
トウェアの不良が発生し、システムパス及びＣＰＵのロ
ーカルパスの各信号の観測及び分析を行なう必要が生じ
た場合においても、トレーサ部をラックに収納すること
によりシステムバスと接続し、また接続手段を用いてＣ
ＰＵと接続することによって行なえるため、ラックにカ
バー等をすることも可能となり、実運用状態に極めて近
い状態で観測が行なえるため、実際の運用状態でないと
発生しないような不良１こ対しても分析が可能となる。

さらに、観測及び分析を実施するＣＰＵを変更する際に
おいても接続手段をつなぎかえるだけで容易に行なえる
。

したがって、不良発生時の原因究明が容易１こ行なえる
保守性のよい、保守を含めたトータルコストの安価なマ
ルチプロセッサシステムを提供できる。

（他の実施例） 第６図及び第７図は本発明の第２の実施例であり、それ
ぞれ本実施例のブロック図及び構造図を示している。こ
の場合、ＣＰＵ　ｉｆ辷セづ旦１には内部信号出力手段
２８−１〜２苧−３が設けられ選択信号２９１こよって
ローカルパス５−１〜５−３の各信号をパス等１こよっ
て構成される接続手段３１へ出力するか否かが制御され
る。またトレーサ１９Ｂには選択手段３０が設けられ、
この選択手段３０から出力される選択信号２Ｑｆこよっ
て複数個ある前記内部信号出力手段２８−１〜２８−３
のうちただ１つだけがローカルパスの各信号を接続手段
３１へ出力するようＩこなっている。

また、選択信号２９及び接続手段３１はシステムバス７
と同様にラック１２の一面にてコネクタ１３−１〜１３
−５　及びトレーサ接続手段２７と、プリント基板また
は配線等１こよって接続されている。

これら以外の構成は第１図〜第５図と全く同じであり、
同一箇所には同一符号を附して、その詳細な説明は省略
するものとする。

次に、本実施例の作用について説明するが、内部信号出
力手段２８−１〜２８−３　、選択信号２９、選択手段
３０及び接続手段３１以外の動作は、第４図、第５図で
示した実施例と全く同じであるため説明は省略する。本
実施例では、スイッチ等で構成される選択手段３０によ
ってどのローカルパスを観測スるかを選択すると、それ
に対応した選択信号２９が前記選択手段３０から出力さ
れ、この選択信号２９に従って内部信号出力手段２８−
１〜２８−３のうちのいずれか１つが、それが接続され
ているローカルパスの各信号を接続手段３１へ出力し、
内部信号入力手段２２を介してトレース回路加へ入力さ
れる。例えば選択手段３０においてＣＰＵ　１３．−１
を選択した場合は、内部信号出力手段２８−１はローカ
ルパス５−１の各信号を接続手段、３１へ出力するが、
他の内部信号出力手段２８−２及び２８−２は出力しな
いため、トレース回路加には内部信号入力手段２２を介
してＣＰＵ　１ｆｌ−１のローカルバス５−１の各信号
が入力されることになる。その他の動作については第４
図、第５図で示した実施例と全く同じであるため説明は
省略する。

以上のような構成により、第４図及び第５図の第１の実
施例の効果に加えて、観測するＣＰＵの切替えが、接続
手段をつなぎかえることなくさらに容易に行なえるよう
になるばかりでなく、各回路を基板としたとき内部信号
出力手段及び内部信号入力手段が、各ＣＰＵ及びトレー
サ部上においてシステムバスとの接続のためのコスクタ
側に配置できるため各基板の前面にコネクタのためのス
ペースが不要となりラックの奥行きを小さくできる。

さらｌζ基板の前ｆｊＪＩζフラットケーブル等の接続
手段がないので、トレーサ部を挿入した状態で全ての基
板のシックからの抜き差しが自由に行なえる。

第８図及び第９図は本発明の第３の実施例であり、それ
ぞれ本実施例のブロック図及び構造図を示している。こ
の場合トレーサ部１９Ｃｌこは２つの内部信号入力手段
２２−１　、２２−２が設けられ、それぞれ接続手段２
１−１及び２１−２によって内部信号出力手段１８−１
及び１８−２に接続されている。またトレース回路２０
Ｃは前記２つの内部信号入力手段２２−１２２−２　を
介してローカルバス５−１及び５−３の各信号を入力す
るようになっている。これら以外の構成は第１図〜第５
図と全く同じであり、同一箇所には同一符号を附して、
その詳細な説明は省略するものとする。

次に本業施例の作用について説明する。本実施例では、
内部信号出力手段１８−１．接続手段２１−１及び内部
信号入力手段２２−１を介してローカルパス５−１の各
信号が、また内部信号出力手段１８−３、接続手段２１
−２及び内部信号入力手段２２−２を介してローカルバ
ス５−３の各信号がトレース回＠２０Ｃに入力される。

また、接続手段２２−１．２２−２をつなぎかえること
により任意の２つのＣＰＵのローカルパスの各信号をト
レース回路２０Ｃへ入力するととができる。これ以外の
部分の動作については第４図、第５図で示した実施例と
全く同じであるため説明は省略する。

以上のような構成により、第４図及び第５図の第１の実
施例の効果Ｉこ加えて、２つのＣＰＵのローカルパスの
各信号とシステムバスの各信号を同時に糺測及び分析で
きるため、２つのＣＰＵ相互間のデータ受は渡しに関す
る不良等の場合において２つのＣＰＵ両方のローカルバ
スの各信号の観測が可能となり、不良原因の分析を容易
に行なうことができる。

以上の各実施例ｊこおいては、同種のＣＰＵが３個で構
成される装置について述べているが、これに限定される
ものではなく、内部構成の異なるＣＰＵの組合せでも、
また１個以上何個のＣＰＵでもよいことは明らかである
。

また、各ＣＰＵが１つのラック内に収納されシステムバ
スに接続される構成となっているが、各ＣＰＵを別々の
ケースに収納し、各ＣＰＵ間を例えばＩＰ！ＢＥ〜４８
８　バスのようなケーブル及びコネクタで相互に接続し
た場合にも適用できることは勿論である。

さらに、上記各実施例においては、ＣＰＵが一枚の基板
内に含まれる構成となっているが、これに限定されるも
のではなく、ＣＰＵが複数の基板で構成されていてもよ
いことは言うまでもない。

また、トレース回路の構成は、ローカルバス及びシステ
ムバスの各信号の観測及び分析とプリンタ等の出力装置
への出力が可能であれば、どのような構成であってもよ
いことも勿論である。

さらに、以上の各実施例では、トレーサ部での観測及び
分析の結果はプリンタへ出力する構成となっているが、
これに限定されるものではなく、ＣＲＴ　、　ＬＢＤ等
の各種表示器、または磁気テ〜ブ。

フロッピーディスク等の各種記憶媒体などどのような出
力装置へ出力してもよいことも明らかである。

また、上記実施例では接続手段としてクラットケーブル
を用いた場合とバスを用いた場合を示したが、これＩζ
限らず、ツイストペア線等いかなる方法を用いてもよい
ことは当然である。

更１こ、内部信号入力手段及び接続手段が１個の場合と
２個の場合について示したが、これに限定されるもので
はなく何個でもよいことは勿論である。

また、以上の説明においてはトレーサ部とシステムバス
とを接続及び切り離す際の電源の状ｇｔζついては考慮
していないが、以下に説明するようｌこ、電源が入り各
ＣＰＵ等が通常通り動作しでいる状態のままでトレーサ
部とシステムバスとの接続及び切り離しが可能である。

すなわち、トレーサ部に設けられたバッファをフォトカ
ブラ等を用いシステムバスとトレーサ部が接続状態にお
いても電気的に絶縁する周知の構成や実用新案登録９６
４４４７と同様に接触部の長さが異なるコネクタをトレ
ーサ接続手段として用いトレーサ部をシステムバスに接
続する際には電源が先ず接続された後に各信号が接続さ
れトレーサ部をシステムバスから切り離す際には各信号
が切り離された後ｌこ電源が切り離される構成等、トレ
ーサ部とシステムバスとを接続及び切り離しする際にシ
ステムバスの各信号に擾乱を与えない方法であればいか
なる方法を用いても本効果が得られることは明らかであ
る。また接続手段の接続及び切り離しについても同様の
方法を用いることができる。

〔発明の効果〕

本発明によれば、システムバス及びローカルバス上のア
ドレス、データ及び各制御信号の観測を実際の運用状態
に極めて近い状態で行なえ、観測するＣＰＵの変更も極
めて容品に行なえる保守性の優れたマルチプロセッサシ
ステムを提供することができる。

【図面の簡単な説明】

第１図及び第２図は従来のマルチプロセッサシステムの
構成図、第３図は従来のマルチプロセッサシステムにお
いて各信号の観測及び分析を行なう方法の説明図、第４
図および第５因は本発明の一実施例の回路構成図および
斜視図、第６図および第７図、第８因および第９因はそ
れぞれ本発明の他の実施例の回路構成図および斜視図で
ある。 ＩＡ−１〜ＩＡ−３ｊ　ＩＢ−１〜ＩＢ−３−・・演算
処理回路（ＣＰＵ　）２−１〜２−３・・・ＭＰＵ　３
−１〜３−３・・・部Ｍ４−１〜４−３・・・ＲＯＭ　
５−１〜５−３・・・ローカルバス６−１〜６−３・・
・システムバスインターフェース７・・・システムバス
　８・・・入力回路９・・・出力回路　ＩＯ・・・入力
データ１１・・・出力データ　１２・・・ラック１３−
１〜１３−５・・・コネクタ　１４由延長回路１５・・
・延長コネクタ　１６　山ロジックアナライザ１７・・
・プローブ １８−１〜１８−３，２８−１−２８−３・・・内部信
号出力手段１９Ａ　、　１９Ｂ　、　１９Ｃ・・・トレ
ーサ部２０・・・トレース回路　２１．２１−１．２１
−２．３１・・・接続手段２２．２２−１．２２−２・
・・内部信号入力手段お・・・バッファ回路　Ｕ・・・
出力装置２５・・・ケーブル　届・・・出力インターフ
ェース２７・・・トレーサ接続手段　２９・・・選択信
号３０・・・選択手段 （７３１７）代理人　弁理士則　近　憲　佑　（ばか１
名）第　２　図 第　３　図 第　５　図 第　７　図 第９図

Claims (1)

【特許請求の範囲】
1. マイクロセッサとその周辺回路がローカルバスで接続さ
   れた複数の演算処理回路と入出力回路がシステムバスで
   接続され、このシステムバスヲ介して前記入出力回路と
   前記演算処理回路間及び前記演算処理回路相互間でデー
   タの受け渡しを行なうように構成されたマルチプロセッ
   サシステムにおいて、トレーサ部と、前記各演算処理回
   路に設けられ前記ローカルパスの各信号を外部に出力す
   る丸めの内部信号出力手段と、前記システムバスに設け
   られ前記トレーサ部を接続するためのトレーサ接続手段
   と、前記内部信号出力手段と前記トレーサ部を接続する
   だめの少なくとも１つの接続手段とを備え、前記トレー
   サ部は前記トレーサ接続手段を介して前記システムバス
   の各信号を入力するとともに前記接続手段を介して前記
   演算処理回路のうちの少なくとも１つの演算処理回路の
   ローカルバスの各信号を入力することにより前記ローカ
   ルパスと前記システムバスの各信号を同時に観測もしく
   は記憶することを特徴とするマルチプロセッサシステム
   。