JPS60229159A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPS60229159A JPS60229159A JP59082846A JP8284684A JPS60229159A JP S60229159 A JPS60229159 A JP S60229159A JP 59082846 A JP59082846 A JP 59082846A JP 8284684 A JP8284684 A JP 8284684A JP S60229159 A JPS60229159 A JP S60229159A
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- JP
- Japan
- Prior art keywords
- signal
- internal signal
- circuit
- tracer
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術的分野〕
本発明はマルチプロセッサシステム、特にシステムバス
を介して複数の演算処理回路が互いにデータの受ケ渡し
を行なうマルチプロセッサシステムに関する。
を介して複数の演算処理回路が互いにデータの受ケ渡し
を行なうマルチプロセッサシステムに関する。
マイクロプロセッサ、RAM 、 RAM及び周辺回路
で構成される複数の演算処理回路(CPU)をシステム
バスに接続することによりマルチプロセッサシステムと
し、CPU1つの場合に比較して処理能力を向上させる
技術は広く知られている。このことを第1図を用いて説
明する。
で構成される複数の演算処理回路(CPU)をシステム
バスに接続することによりマルチプロセッサシステムと
し、CPU1つの場合に比較して処理能力を向上させる
技術は広く知られている。このことを第1図を用いて説
明する。
第1図は、マルチプロセッサシステムの一構成例であり
、CP U 1 111−2+1−3 はマイクロプロ
セッサ(MPU)2−1.2−2.2−3 、読み出し
書き込みメモリ(RAM) 3−1.3−2.3−3及
び読み出し専用メモリ(ROM) 4−1.4−2.4
−3がローカルバス5−1 、5−2 、5−3に接続
されている。またこれらのローカルバス5−1 、5−
2 、5−3はそれぞれインターフェース(I N F
) 6−1.6−2.6−3によりシステムバス7に
接続されている。また入力回路(IN)8及び出力回路
(OUT)9も前記システムバス7に接続されている。
、CP U 1 111−2+1−3 はマイクロプロ
セッサ(MPU)2−1.2−2.2−3 、読み出し
書き込みメモリ(RAM) 3−1.3−2.3−3及
び読み出し専用メモリ(ROM) 4−1.4−2.4
−3がローカルバス5−1 、5−2 、5−3に接続
されている。またこれらのローカルバス5−1 、5−
2 、5−3はそれぞれインターフェース(I N F
) 6−1.6−2.6−3によりシステムバス7に
接続されている。また入力回路(IN)8及び出力回路
(OUT)9も前記システムバス7に接続されている。
前記MPU 2−1は前記ローカルバス5−1、前記I
NF 61 、前記システムバス7、及び前記IN f
3を介して、前記INSに入力される入力データlOを
前記ROM 4−1に書き込まれたプログラムに従って
読み込む。他のMPU 2−2.2−3も同様にして入
力データ10を読み込む。各MPU 2−1 。
NF 61 、前記システムバス7、及び前記IN f
3を介して、前記INSに入力される入力データlOを
前記ROM 4−1に書き込まれたプログラムに従って
読み込む。他のMPU 2−2.2−3も同様にして入
力データ10を読み込む。各MPU 2−1 。
2−2 、2−3は前記ROM 4−1.4−2.4−
3に書き込まれたプログラムにしたがって演算処理を行
ない、その結果を前記ローカルバス5−1 、5−2
、5−3前記INF6−1 +6−2.6−3及び前記
システムバス7を介して前記OUT 9に書き込み、出
力データ11を出力する。
3に書き込まれたプログラムにしたがって演算処理を行
ない、その結果を前記ローカルバス5−1 、5−2
、5−3前記INF6−1 +6−2.6−3及び前記
システムバス7を介して前記OUT 9に書き込み、出
力データ11を出力する。
また、谷MPU 2−1.2−212−3は演算処理の
途中結果を記憶しでおくためなどに前記RAM 3−1
.3−2.3−3を使用する。さらに前記各MPU 2
−1.2−2.2−3は必要に応じ、他のCPU内のR
AMに記憶しであるデータを、例えば前記MPU2−1
が、前記ローカルバス5−I INF 6−1、システ
ムバス7、INF 6−2、ローカルバス5−2を介し
て前記RAM 3−2から読み込むようにして使用する
。
途中結果を記憶しでおくためなどに前記RAM 3−1
.3−2.3−3を使用する。さらに前記各MPU 2
−1.2−2.2−3は必要に応じ、他のCPU内のR
AMに記憶しであるデータを、例えば前記MPU2−1
が、前記ローカルバス5−I INF 6−1、システ
ムバス7、INF 6−2、ローカルバス5−2を介し
て前記RAM 3−2から読み込むようにして使用する
。
また、このマルチプロセッサシステムの構造の斜視図を
第2図を用いて説明する。第2図Iこおいて、前記各回
路、即ちIN8 、 CPU 1−1.1−2.1−3
。
第2図を用いて説明する。第2図Iこおいて、前記各回
路、即ちIN8 、 CPU 1−1.1−2.1−3
。
OUT 9は、ラック121こ収納され、前記ラック1
2の一面に設けられた配線あるいはプリント基板等で構
成される前記システムバス7と、コネクタ13−1〜1
3−5を介して接続されるようになっている。
2の一面に設けられた配線あるいはプリント基板等で構
成される前記システムバス7と、コネクタ13−1〜1
3−5を介して接続されるようになっている。
ところで、このようなマルチプロセッサシステムにおい
て、ハードウェアあるいはソフトウェアの不良が生じた
場合、その原因を究明するためlこ前記システムバス及
び前記ローカルバス上の各制卸信号、アドレス及びデー
タを観測し、これらの信号が正しく出力されているがど
うがを分析する必要がだひたび生ずる。また、前記不良
が極めてまれに発生するものである場合には、この観測
及び分析を長時間にわたり、できるだけ実際の運用状態
に近い状態で行なう必要がある。
て、ハードウェアあるいはソフトウェアの不良が生じた
場合、その原因を究明するためlこ前記システムバス及
び前記ローカルバス上の各制卸信号、アドレス及びデー
タを観測し、これらの信号が正しく出力されているがど
うがを分析する必要がだひたび生ずる。また、前記不良
が極めてまれに発生するものである場合には、この観測
及び分析を長時間にわたり、できるだけ実際の運用状態
に近い状態で行なう必要がある。
第1図及び第2図に示したような従来装置において、何
らかの不良が発生しその原因を究明するため前記システ
ムバス7及び前記CPU 1−1内の前記ローカルバス
5−1上の信号を観測する従来の方法を第3図を用いて
説明する。第3図において符号1〜13はそれぞれ第1
図及び第2図に対応している。延長回路14を前記CP
U 1−1が接続されていた前記コネクター3−2に接
続し、前記延長回路14に取りつけられた延燕コネクタ
ー5に前記CPUl−1を接続する。前記コネクター3
−2と前記延長コネクタ15とは前記延長回路14によ
って1対1の対応で接続されるようになっているため、
前記CPU±1は前記コネクタ3−11こ接続される場
合と全く同様1こ動作することができる。そして、前記
システムパス真及び前Mdローカルバス5−1上の信号
の観測及び分析は、ロジックアナライザー6のプローブ
17を前記延長回路14上及び前記CPU 1−1上の
必要な観測ポイントに接続するととlこより行なう。
らかの不良が発生しその原因を究明するため前記システ
ムバス7及び前記CPU 1−1内の前記ローカルバス
5−1上の信号を観測する従来の方法を第3図を用いて
説明する。第3図において符号1〜13はそれぞれ第1
図及び第2図に対応している。延長回路14を前記CP
U 1−1が接続されていた前記コネクター3−2に接
続し、前記延長回路14に取りつけられた延燕コネクタ
ー5に前記CPUl−1を接続する。前記コネクター3
−2と前記延長コネクタ15とは前記延長回路14によ
って1対1の対応で接続されるようになっているため、
前記CPU±1は前記コネクタ3−11こ接続される場
合と全く同様1こ動作することができる。そして、前記
システムパス真及び前Mdローカルバス5−1上の信号
の観測及び分析は、ロジックアナライザー6のプローブ
17を前記延長回路14上及び前記CPU 1−1上の
必要な観測ポイントに接続するととlこより行なう。
しかしながら、このような、延長回路を用いて観測しよ
うとするCPUをラックより取り出し、ロジックアナラ
イザで観測及び分析する方法には以下のよう表問題点が
ある。
うとするCPUをラックより取り出し、ロジックアナラ
イザで観測及び分析する方法には以下のよう表問題点が
ある。
すなわち、ローカルバス上の信号が観測されているCP
Uがラックの外に出ており、また、ロジックアナライザ
からのプローブが、延長回路及び前記CPUに接続され
た状態となっているため、装置にカバーをすることがで
きず、実際の運用状態に近い状態での観測ができないた
め実運用状態でしか発生しないような不良の分析が不可
能である。
Uがラックの外に出ており、また、ロジックアナライザ
からのプローブが、延長回路及び前記CPUに接続され
た状態となっているため、装置にカバーをすることがで
きず、実際の運用状態に近い状態での観測ができないた
め実運用状態でしか発生しないような不良の分析が不可
能である。
さらに、1つのCPU内のローカルバスの観測を終え、
別のCPU内のローカルバスを観測しようとする場合、
まずグローブを取り外し、観測を終了したCPUを延長
コネクタがら外し、延長回路をコネクタから外し、次1
こ観測−しようとするCPUをコネクタから外し、その
コネクタへ前記延長回路を接続し延長コネクタへそのC
PUを接続し、観測が終了したCPUはコネクタへ接続
し、最後lこ、ロジックアナライザのプローブを延長回
路及び次に観測しようとするCPUの必要な観測ポイン
トへ接続しなおした後に観測を行なう必要がある。この
ように観測するCPUを変更する際に大変な手間を要し
、保守性が悪いうえに、観測ミスを誘発する危険性も大
きく、保守を含めたトータルコストが高価なものになっ
てしまう。
別のCPU内のローカルバスを観測しようとする場合、
まずグローブを取り外し、観測を終了したCPUを延長
コネクタがら外し、延長回路をコネクタから外し、次1
こ観測−しようとするCPUをコネクタから外し、その
コネクタへ前記延長回路を接続し延長コネクタへそのC
PUを接続し、観測が終了したCPUはコネクタへ接続
し、最後lこ、ロジックアナライザのプローブを延長回
路及び次に観測しようとするCPUの必要な観測ポイン
トへ接続しなおした後に観測を行なう必要がある。この
ように観測するCPUを変更する際に大変な手間を要し
、保守性が悪いうえに、観測ミスを誘発する危険性も大
きく、保守を含めたトータルコストが高価なものになっ
てしまう。
以上説明したように、従来のマルチプロセッサ構成では
、不良が生じた場合の保守性に関して種々の問題点を有
している。
、不良が生じた場合の保守性に関して種々の問題点を有
している。
本発明は、上記問題点を解決するためになされたもので
、その目的は、システムバスに複数のCPUが接続され
ている構成のマルチプロセッサシステムにおいて、シス
テムバス及ヒローカルバスのアドレス、データ及び各制
御信号を観測する際に、実際の運用状態に極めて近い状
態で観測でき、観測するCPUの変更も極めて容易に行
なえる保守性の優したマルチプロセッサシステムを提供
することにある。
、その目的は、システムバスに複数のCPUが接続され
ている構成のマルチプロセッサシステムにおいて、シス
テムバス及ヒローカルバスのアドレス、データ及び各制
御信号を観測する際に、実際の運用状態に極めて近い状
態で観測でき、観測するCPUの変更も極めて容易に行
なえる保守性の優したマルチプロセッサシステムを提供
することにある。
本発明は、上記目的を達成するためEこ、マルチプロセ
ッサシステムにおいて、各CPUにそのローカルバスの
各信号を出力する内部信号出力手段を設け、システムパ
スにはトレーサ部を接続するためのトレーサ接続手段
設け、このトレーサ接続手段によって接続することによ
り前記システムバスの各信号を入力し、また内部信号入
力手段を持ち、この内部信号入力手段と前記内部信号出
力手段を接続手段を用いて接続することにより、任意の
前記CPUのローカルバスの各信号を入力し、入力した
前記システムパス及び前記ローカルバスの各信号の観測
及び分析を行なう機能をもつトレーサ部を備えるように
したものである。
ッサシステムにおいて、各CPUにそのローカルバスの
各信号を出力する内部信号出力手段を設け、システムパ
スにはトレーサ部を接続するためのトレーサ接続手段
設け、このトレーサ接続手段によって接続することによ
り前記システムバスの各信号を入力し、また内部信号入
力手段を持ち、この内部信号入力手段と前記内部信号出
力手段を接続手段を用いて接続することにより、任意の
前記CPUのローカルバスの各信号を入力し、入力した
前記システムパス及び前記ローカルバスの各信号の観測
及び分析を行なう機能をもつトレーサ部を備えるように
したものである。
(実施例の構成)
本発明の一実施例を図面を参照して説明する。
第4図は、本発明によるマルチプロセッサシステムの一
実施例の構成図であり、以下ではシステムバス7及びC
PU 1人−1のローカルバス5−1ノ各侶号をトレー
サ部19Aによって観測する場合について説明する。な
お、第1図と同一箇所には同一符号を附している。
実施例の構成図であり、以下ではシステムバス7及びC
PU 1人−1のローカルバス5−1ノ各侶号をトレー
サ部19Aによって観測する場合について説明する。な
お、第1図と同一箇所には同一符号を附している。
第4図において、各CPU IA−1〜I人−3は第1
図におけるCPU 1−1〜1−31こ加えて、ローカ
ルバス5−1〜5−3の各信号を出力するためのバッフ
ァ及びコネクタ等で構成された内部信号出力手段18−
1〜18−3 を備えている。トレーサ部19Aは入力
される種々の信号の観測及び分析を行なうトレース回路
20と、前記内部信号出力手段18−1〜1B−3のい
ずれか1つとフラットケーブル等で構成される接続手段
21によって接続することによりローカルノくスの各信
号を前記トレース回路20へ入力するための内部信号入
力手段22と、前記システムノ(スフに接続されシステ
ムバスの各信号を前記トレース回路20へ入力するため
のバッファ回路nと、前記トレース回路器における観測
及び分析が終了した後に、その結果をプリンタ等の出力
装置(PRT)24ヘケーブル25を通して出力するだ
めの出力インタフェース26とで構成される。
図におけるCPU 1−1〜1−31こ加えて、ローカ
ルバス5−1〜5−3の各信号を出力するためのバッフ
ァ及びコネクタ等で構成された内部信号出力手段18−
1〜18−3 を備えている。トレーサ部19Aは入力
される種々の信号の観測及び分析を行なうトレース回路
20と、前記内部信号出力手段18−1〜1B−3のい
ずれか1つとフラットケーブル等で構成される接続手段
21によって接続することによりローカルノくスの各信
号を前記トレース回路20へ入力するための内部信号入
力手段22と、前記システムノ(スフに接続されシステ
ムバスの各信号を前記トレース回路20へ入力するため
のバッファ回路nと、前記トレース回路器における観測
及び分析が終了した後に、その結果をプリンタ等の出力
装置(PRT)24ヘケーブル25を通して出力するだ
めの出力インタフェース26とで構成される。
前記トレース回路20は、トリガ条件設定部、信号記憶
部、トリガ検出部とを備え、前記トリガ条件設定部で設
定したトリガ条件を前記バッファ回路路から入力した各
信号が満足したことを前記トリガ検出部が検出するまで
及び検出してから一定時間の間、前記信号記憶部lこお
いて前記各信号を順に記憶することにより、前記トリガ
条件を前記各信号が満足した時刻の前後一定時間内の前
記各信号の観測及び分析を行なうことを特徴とする、周
知のロジックアナライザと同様な機能を有する回路であ
る。
部、トリガ検出部とを備え、前記トリガ条件設定部で設
定したトリガ条件を前記バッファ回路路から入力した各
信号が満足したことを前記トリガ検出部が検出するまで
及び検出してから一定時間の間、前記信号記憶部lこお
いて前記各信号を順に記憶することにより、前記トリガ
条件を前記各信号が満足した時刻の前後一定時間内の前
記各信号の観測及び分析を行なうことを特徴とする、周
知のロジックアナライザと同様な機能を有する回路であ
る。
第5図に本実施例の構造を図示する。なお第1図〜第4
図と同一箇所には同一符号を附している。
図と同一箇所には同一符号を附している。
第5図はトレーサ部19人によ・つてシステムパス7及
びCPU 1人−1内のローカルバス5−1の各信号の
観測及び分析を行なっている状態を示している。
びCPU 1人−1内のローカルバス5−1の各信号の
観測及び分析を行なっている状態を示している。
トレーサ部19Aはコネクタで構成されるトレーサ接続
手段27を介してシステムパス7と接続され、また接続
手段211こよってトレーサ部19A上の内部信号入力
手段22とCPU IA−1上の内部信号出力手段18
−1が接続されている。
手段27を介してシステムパス7と接続され、また接続
手段211こよってトレーサ部19A上の内部信号入力
手段22とCPU IA−1上の内部信号出力手段18
−1が接続されている。
(実施例の作用)
次1こ本実施例の作用を第4図及び第5図を用いて説明
する。
する。
トレーサ部19以外の部分の動作、すなわちCPU1人
−1〜IA−3、INS、OUT 9の動作は第1図に
おけるCPU 1−1〜1−3 、 INS、 OUT
gの動作と全く同じであるので省略する。
−1〜IA−3、INS、OUT 9の動作は第1図に
おけるCPU 1−1〜1−3 、 INS、 OUT
gの動作と全く同じであるので省略する。
トレーサ部19A内のトレース回路20はCPU IA
−1上の内部信号出力手段18−1 、接続手段21及
び内部信号入力手段22を介してCPU IA−1内の
ローカルパス5−1上のデータ、アドレス及び各種制御
信号を入力するとともに、バッファ回路23を介してシ
ステムパス7上のデータ、アドレス及び各種制御信号を
も入力する。トレース回路20は入力されたこれらの信
号を観測し、あらかじめ設定された条件にしたがって分
析を行ない、その結果をトレース回路20内のメモリに
記憶する。記憶された各信号の分析結果は、出力装置別
をケーブル25を用いて出力インタフェース26に接続
することにより、出力装置24に対し出力される。
−1上の内部信号出力手段18−1 、接続手段21及
び内部信号入力手段22を介してCPU IA−1内の
ローカルパス5−1上のデータ、アドレス及び各種制御
信号を入力するとともに、バッファ回路23を介してシ
ステムパス7上のデータ、アドレス及び各種制御信号を
も入力する。トレース回路20は入力されたこれらの信
号を観測し、あらかじめ設定された条件にしたがって分
析を行ない、その結果をトレース回路20内のメモリに
記憶する。記憶された各信号の分析結果は、出力装置別
をケーブル25を用いて出力インタフェース26に接続
することにより、出力装置24に対し出力される。
ケーブルδは分析結果を出力する際にのみ出力インタフ
ェース26に接続される。また、観測及び分析しようと
するローカルパスを変更する際には接続手段21をそp
ローカルバスに対応する内部信号出力手段と内部信号入
力手段22とを接続するようにつなぎかえる。
ェース26に接続される。また、観測及び分析しようと
するローカルパスを変更する際には接続手段21をそp
ローカルバスに対応する内部信号出力手段と内部信号入
力手段22とを接続するようにつなぎかえる。
(実施例の効果)
本実施例は上記のように構成されているので、マルチプ
ロセッサシステムにおいて71−ドウエアあるいはソフ
トウェアの不良が発生し、システムパス及びCPUのロ
ーカルパスの各信号の観測及び分析を行なう必要が生じ
た場合においても、トレーサ部をラックに収納すること
によりシステムバスと接続し、また接続手段を用いてC
PUと接続することによって行なえるため、ラックにカ
バー等をすることも可能となり、実運用状態に極めて近
い状態で観測が行なえるため、実際の運用状態でないと
発生しないような不良1こ対しても分析が可能となる。
ロセッサシステムにおいて71−ドウエアあるいはソフ
トウェアの不良が発生し、システムパス及びCPUのロ
ーカルパスの各信号の観測及び分析を行なう必要が生じ
た場合においても、トレーサ部をラックに収納すること
によりシステムバスと接続し、また接続手段を用いてC
PUと接続することによって行なえるため、ラックにカ
バー等をすることも可能となり、実運用状態に極めて近
い状態で観測が行なえるため、実際の運用状態でないと
発生しないような不良1こ対しても分析が可能となる。
さらに、観測及び分析を実施するCPUを変更する際に
おいても接続手段をつなぎかえるだけで容易に行なえる
。
おいても接続手段をつなぎかえるだけで容易に行なえる
。
したがって、不良発生時の原因究明が容易1こ行なえる
保守性のよい、保守を含めたトータルコストの安価なマ
ルチプロセッサシステムを提供できる。
保守性のよい、保守を含めたトータルコストの安価なマ
ルチプロセッサシステムを提供できる。
(他の実施例)
第6図及び第7図は本発明の第2の実施例であり、それ
ぞれ本実施例のブロック図及び構造図を示している。こ
の場合、CPU if辷セづ旦1には内部信号出力手段
28−1〜2苧−3が設けられ選択信号291こよって
ローカルパス5−1〜5−3の各信号をパス等1こよっ
て構成される接続手段31へ出力するか否かが制御され
る。またトレーサ19Bには選択手段30が設けられ、
この選択手段30から出力される選択信号2Qfこよっ
て複数個ある前記内部信号出力手段28−1〜28−3
のうちただ1つだけがローカルパスの各信号を接続手段
31へ出力するようIこなっている。
ぞれ本実施例のブロック図及び構造図を示している。こ
の場合、CPU if辷セづ旦1には内部信号出力手段
28−1〜2苧−3が設けられ選択信号291こよって
ローカルパス5−1〜5−3の各信号をパス等1こよっ
て構成される接続手段31へ出力するか否かが制御され
る。またトレーサ19Bには選択手段30が設けられ、
この選択手段30から出力される選択信号2Qfこよっ
て複数個ある前記内部信号出力手段28−1〜28−3
のうちただ1つだけがローカルパスの各信号を接続手段
31へ出力するようIこなっている。
また、選択信号29及び接続手段31はシステムバス7
と同様にラック12の一面にてコネクタ13−1〜13
−5 及びトレーサ接続手段27と、プリント基板また
は配線等1こよって接続されている。
と同様にラック12の一面にてコネクタ13−1〜13
−5 及びトレーサ接続手段27と、プリント基板また
は配線等1こよって接続されている。
これら以外の構成は第1図〜第5図と全く同じであり、
同一箇所には同一符号を附して、その詳細な説明は省略
するものとする。
同一箇所には同一符号を附して、その詳細な説明は省略
するものとする。
次に、本実施例の作用について説明するが、内部信号出
力手段28−1〜28−3 、選択信号29、選択手段
30及び接続手段31以外の動作は、第4図、第5図で
示した実施例と全く同じであるため説明は省略する。本
実施例では、スイッチ等で構成される選択手段30によ
ってどのローカルパスを観測スるかを選択すると、それ
に対応した選択信号29が前記選択手段30から出力さ
れ、この選択信号29に従って内部信号出力手段28−
1〜28−3のうちのいずれか1つが、それが接続され
ているローカルパスの各信号を接続手段31へ出力し、
内部信号入力手段22を介してトレース回路加へ入力さ
れる。例えば選択手段30においてCPU 13.−1
を選択した場合は、内部信号出力手段28−1はローカ
ルパス5−1の各信号を接続手段、31へ出力するが、
他の内部信号出力手段28−2及び28−2は出力しな
いため、トレース回路加には内部信号入力手段22を介
してCPU 1fl−1のローカルバス5−1の各信号
が入力されることになる。その他の動作については第4
図、第5図で示した実施例と全く同じであるため説明は
省略する。
力手段28−1〜28−3 、選択信号29、選択手段
30及び接続手段31以外の動作は、第4図、第5図で
示した実施例と全く同じであるため説明は省略する。本
実施例では、スイッチ等で構成される選択手段30によ
ってどのローカルパスを観測スるかを選択すると、それ
に対応した選択信号29が前記選択手段30から出力さ
れ、この選択信号29に従って内部信号出力手段28−
1〜28−3のうちのいずれか1つが、それが接続され
ているローカルパスの各信号を接続手段31へ出力し、
内部信号入力手段22を介してトレース回路加へ入力さ
れる。例えば選択手段30においてCPU 13.−1
を選択した場合は、内部信号出力手段28−1はローカ
ルパス5−1の各信号を接続手段、31へ出力するが、
他の内部信号出力手段28−2及び28−2は出力しな
いため、トレース回路加には内部信号入力手段22を介
してCPU 1fl−1のローカルバス5−1の各信号
が入力されることになる。その他の動作については第4
図、第5図で示した実施例と全く同じであるため説明は
省略する。
以上のような構成により、第4図及び第5図の第1の実
施例の効果に加えて、観測するCPUの切替えが、接続
手段をつなぎかえることなくさらに容易に行なえるよう
になるばかりでなく、各回路を基板としたとき内部信号
出力手段及び内部信号入力手段が、各CPU及びトレー
サ部上においてシステムバスとの接続のためのコスクタ
側に配置できるため各基板の前面にコネクタのためのス
ペースが不要となりラックの奥行きを小さくできる。
施例の効果に加えて、観測するCPUの切替えが、接続
手段をつなぎかえることなくさらに容易に行なえるよう
になるばかりでなく、各回路を基板としたとき内部信号
出力手段及び内部信号入力手段が、各CPU及びトレー
サ部上においてシステムバスとの接続のためのコスクタ
側に配置できるため各基板の前面にコネクタのためのス
ペースが不要となりラックの奥行きを小さくできる。
さらlζ基板の前fjJIζフラットケーブル等の接続
手段がないので、トレーサ部を挿入した状態で全ての基
板のシックからの抜き差しが自由に行なえる。
手段がないので、トレーサ部を挿入した状態で全ての基
板のシックからの抜き差しが自由に行なえる。
第8図及び第9図は本発明の第3の実施例であり、それ
ぞれ本実施例のブロック図及び構造図を示している。こ
の場合トレーサ部19Clこは2つの内部信号入力手段
22−1 、22−2が設けられ、それぞれ接続手段2
1−1及び21−2によって内部信号出力手段18−1
及び18−2に接続されている。またトレース回路20
Cは前記2つの内部信号入力手段22−122−2 を
介してローカルバス5−1及び5−3の各信号を入力す
るようになっている。これら以外の構成は第1図〜第5
図と全く同じであり、同一箇所には同一符号を附して、
その詳細な説明は省略するものとする。
ぞれ本実施例のブロック図及び構造図を示している。こ
の場合トレーサ部19Clこは2つの内部信号入力手段
22−1 、22−2が設けられ、それぞれ接続手段2
1−1及び21−2によって内部信号出力手段18−1
及び18−2に接続されている。またトレース回路20
Cは前記2つの内部信号入力手段22−122−2 を
介してローカルバス5−1及び5−3の各信号を入力す
るようになっている。これら以外の構成は第1図〜第5
図と全く同じであり、同一箇所には同一符号を附して、
その詳細な説明は省略するものとする。
次に本業施例の作用について説明する。本実施例では、
内部信号出力手段18−1.接続手段21−1及び内部
信号入力手段22−1を介してローカルパス5−1の各
信号が、また内部信号出力手段18−3、接続手段21
−2及び内部信号入力手段22−2を介してローカルバ
ス5−3の各信号がトレース回@20Cに入力される。
内部信号出力手段18−1.接続手段21−1及び内部
信号入力手段22−1を介してローカルパス5−1の各
信号が、また内部信号出力手段18−3、接続手段21
−2及び内部信号入力手段22−2を介してローカルバ
ス5−3の各信号がトレース回@20Cに入力される。
また、接続手段22−1.22−2をつなぎかえること
により任意の2つのCPUのローカルパスの各信号をト
レース回路20Cへ入力するととができる。これ以外の
部分の動作については第4図、第5図で示した実施例と
全く同じであるため説明は省略する。
により任意の2つのCPUのローカルパスの各信号をト
レース回路20Cへ入力するととができる。これ以外の
部分の動作については第4図、第5図で示した実施例と
全く同じであるため説明は省略する。
以上のような構成により、第4図及び第5図の第1の実
施例の効果Iこ加えて、2つのCPUのローカルパスの
各信号とシステムバスの各信号を同時に糺測及び分析で
きるため、2つのCPU相互間のデータ受は渡しに関す
る不良等の場合において2つのCPU両方のローカルバ
スの各信号の観測が可能となり、不良原因の分析を容易
に行なうことができる。
施例の効果Iこ加えて、2つのCPUのローカルパスの
各信号とシステムバスの各信号を同時に糺測及び分析で
きるため、2つのCPU相互間のデータ受は渡しに関す
る不良等の場合において2つのCPU両方のローカルバ
スの各信号の観測が可能となり、不良原因の分析を容易
に行なうことができる。
以上の各実施例jこおいては、同種のCPUが3個で構
成される装置について述べているが、これに限定される
ものではなく、内部構成の異なるCPUの組合せでも、
また1個以上何個のCPUでもよいことは明らかである
。
成される装置について述べているが、これに限定される
ものではなく、内部構成の異なるCPUの組合せでも、
また1個以上何個のCPUでもよいことは明らかである
。
また、各CPUが1つのラック内に収納されシステムバ
スに接続される構成となっているが、各CPUを別々の
ケースに収納し、各CPU間を例えばIP!BE〜48
8 バスのようなケーブル及びコネクタで相互に接続し
た場合にも適用できることは勿論である。
スに接続される構成となっているが、各CPUを別々の
ケースに収納し、各CPU間を例えばIP!BE〜48
8 バスのようなケーブル及びコネクタで相互に接続し
た場合にも適用できることは勿論である。
さらに、上記各実施例においては、CPUが一枚の基板
内に含まれる構成となっているが、これに限定されるも
のではなく、CPUが複数の基板で構成されていてもよ
いことは言うまでもない。
内に含まれる構成となっているが、これに限定されるも
のではなく、CPUが複数の基板で構成されていてもよ
いことは言うまでもない。
また、トレース回路の構成は、ローカルバス及びシステ
ムバスの各信号の観測及び分析とプリンタ等の出力装置
への出力が可能であれば、どのような構成であってもよ
いことも勿論である。
ムバスの各信号の観測及び分析とプリンタ等の出力装置
への出力が可能であれば、どのような構成であってもよ
いことも勿論である。
さらに、以上の各実施例では、トレーサ部での観測及び
分析の結果はプリンタへ出力する構成となっているが、
これに限定されるものではなく、CRT 、 LBD等
の各種表示器、または磁気テ〜ブ。
分析の結果はプリンタへ出力する構成となっているが、
これに限定されるものではなく、CRT 、 LBD等
の各種表示器、または磁気テ〜ブ。
フロッピーディスク等の各種記憶媒体などどのような出
力装置へ出力してもよいことも明らかである。
力装置へ出力してもよいことも明らかである。
また、上記実施例では接続手段としてクラットケーブル
を用いた場合とバスを用いた場合を示したが、これIζ
限らず、ツイストペア線等いかなる方法を用いてもよい
ことは当然である。
を用いた場合とバスを用いた場合を示したが、これIζ
限らず、ツイストペア線等いかなる方法を用いてもよい
ことは当然である。
更1こ、内部信号入力手段及び接続手段が1個の場合と
2個の場合について示したが、これに限定されるもので
はなく何個でもよいことは勿論である。
2個の場合について示したが、これに限定されるもので
はなく何個でもよいことは勿論である。
また、以上の説明においてはトレーサ部とシステムバス
とを接続及び切り離す際の電源の状gtζついては考慮
していないが、以下に説明するようlこ、電源が入り各
CPU等が通常通り動作しでいる状態のままでトレーサ
部とシステムバスとの接続及び切り離しが可能である。
とを接続及び切り離す際の電源の状gtζついては考慮
していないが、以下に説明するようlこ、電源が入り各
CPU等が通常通り動作しでいる状態のままでトレーサ
部とシステムバスとの接続及び切り離しが可能である。
すなわち、トレーサ部に設けられたバッファをフォトカ
ブラ等を用いシステムバスとトレーサ部が接続状態にお
いても電気的に絶縁する周知の構成や実用新案登録96
4447と同様に接触部の長さが異なるコネクタをトレ
ーサ接続手段として用いトレーサ部をシステムバスに接
続する際には電源が先ず接続された後に各信号が接続さ
れトレーサ部をシステムバスから切り離す際には各信号
が切り離された後lこ電源が切り離される構成等、トレ
ーサ部とシステムバスとを接続及び切り離しする際にシ
ステムバスの各信号に擾乱を与えない方法であればいか
なる方法を用いても本効果が得られることは明らかであ
る。また接続手段の接続及び切り離しについても同様の
方法を用いることができる。
ブラ等を用いシステムバスとトレーサ部が接続状態にお
いても電気的に絶縁する周知の構成や実用新案登録96
4447と同様に接触部の長さが異なるコネクタをトレ
ーサ接続手段として用いトレーサ部をシステムバスに接
続する際には電源が先ず接続された後に各信号が接続さ
れトレーサ部をシステムバスから切り離す際には各信号
が切り離された後lこ電源が切り離される構成等、トレ
ーサ部とシステムバスとを接続及び切り離しする際にシ
ステムバスの各信号に擾乱を与えない方法であればいか
なる方法を用いても本効果が得られることは明らかであ
る。また接続手段の接続及び切り離しについても同様の
方法を用いることができる。
本発明によれば、システムバス及びローカルバス上のア
ドレス、データ及び各制御信号の観測を実際の運用状態
に極めて近い状態で行なえ、観測するCPUの変更も極
めて容品に行なえる保守性の優れたマルチプロセッサシ
ステムを提供することができる。
ドレス、データ及び各制御信号の観測を実際の運用状態
に極めて近い状態で行なえ、観測するCPUの変更も極
めて容品に行なえる保守性の優れたマルチプロセッサシ
ステムを提供することができる。
第1図及び第2図は従来のマルチプロセッサシステムの
構成図、第3図は従来のマルチプロセッサシステムにお
いて各信号の観測及び分析を行なう方法の説明図、第4
図および第5因は本発明の一実施例の回路構成図および
斜視図、第6図および第7図、第8因および第9因はそ
れぞれ本発明の他の実施例の回路構成図および斜視図で
ある。 IA−1〜IA−3j IB−1〜IB−3−・・演算
処理回路(CPU )2−1〜2−3・・・MPU 3
−1〜3−3・・・部M4−1〜4−3・・・ROM
5−1〜5−3・・・ローカルバス6−1〜6−3・・
・システムバスインターフェース7・・・システムバス
8・・・入力回路9・・・出力回路 IO・・・入力
データ11・・・出力データ 12・・・ラック13−
1〜13−5・・・コネクタ 14由延長回路15・・
・延長コネクタ 16 山ロジックアナライザ17・・
・プローブ 18−1〜18−3,28−1−28−3・・・内部信
号出力手段19A 、 19B 、 19C・・・トレ
ーサ部20・・・トレース回路 21.21−1.21
−2.31・・・接続手段22.22−1.22−2・
・・内部信号入力手段お・・・バッファ回路 U・・・
出力装置25・・・ケーブル 届・・・出力インターフ
ェース27・・・トレーサ接続手段 29・・・選択信
号30・・・選択手段 (7317)代理人 弁理士則 近 憲 佑 (ばか1
名)第 2 図 第 3 図 第 5 図 第 7 図 第9図
構成図、第3図は従来のマルチプロセッサシステムにお
いて各信号の観測及び分析を行なう方法の説明図、第4
図および第5因は本発明の一実施例の回路構成図および
斜視図、第6図および第7図、第8因および第9因はそ
れぞれ本発明の他の実施例の回路構成図および斜視図で
ある。 IA−1〜IA−3j IB−1〜IB−3−・・演算
処理回路(CPU )2−1〜2−3・・・MPU 3
−1〜3−3・・・部M4−1〜4−3・・・ROM
5−1〜5−3・・・ローカルバス6−1〜6−3・・
・システムバスインターフェース7・・・システムバス
8・・・入力回路9・・・出力回路 IO・・・入力
データ11・・・出力データ 12・・・ラック13−
1〜13−5・・・コネクタ 14由延長回路15・・
・延長コネクタ 16 山ロジックアナライザ17・・
・プローブ 18−1〜18−3,28−1−28−3・・・内部信
号出力手段19A 、 19B 、 19C・・・トレ
ーサ部20・・・トレース回路 21.21−1.21
−2.31・・・接続手段22.22−1.22−2・
・・内部信号入力手段お・・・バッファ回路 U・・・
出力装置25・・・ケーブル 届・・・出力インターフ
ェース27・・・トレーサ接続手段 29・・・選択信
号30・・・選択手段 (7317)代理人 弁理士則 近 憲 佑 (ばか1
名)第 2 図 第 3 図 第 5 図 第 7 図 第9図
Claims (1)
- マイクロセッサとその周辺回路がローカルバスで接続さ
れた複数の演算処理回路と入出力回路がシステムバスで
接続され、このシステムバスヲ介して前記入出力回路と
前記演算処理回路間及び前記演算処理回路相互間でデー
タの受け渡しを行なうように構成されたマルチプロセッ
サシステムにおいて、トレーサ部と、前記各演算処理回
路に設けられ前記ローカルパスの各信号を外部に出力す
る丸めの内部信号出力手段と、前記システムバスに設け
られ前記トレーサ部を接続するためのトレーサ接続手段
と、前記内部信号出力手段と前記トレーサ部を接続する
だめの少なくとも1つの接続手段とを備え、前記トレー
サ部は前記トレーサ接続手段を介して前記システムバス
の各信号を入力するとともに前記接続手段を介して前記
演算処理回路のうちの少なくとも1つの演算処理回路の
ローカルバスの各信号を入力することにより前記ローカ
ルパスと前記システムバスの各信号を同時に観測もしく
は記憶することを特徴とするマルチプロセッサシステム
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59082846A JP2543843B2 (ja) | 1984-04-26 | 1984-04-26 | マルチプロセツサシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59082846A JP2543843B2 (ja) | 1984-04-26 | 1984-04-26 | マルチプロセツサシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60229159A true JPS60229159A (ja) | 1985-11-14 |
JP2543843B2 JP2543843B2 (ja) | 1996-10-16 |
Family
ID=13785745
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59082846A Expired - Lifetime JP2543843B2 (ja) | 1984-04-26 | 1984-04-26 | マルチプロセツサシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2543843B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01116734A (ja) * | 1987-10-30 | 1989-05-09 | Nec Corp | 割込制御装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57168318A (en) * | 1981-04-10 | 1982-10-16 | Hitachi Ltd | Data transmitting device |
-
1984
- 1984-04-26 JP JP59082846A patent/JP2543843B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57168318A (en) * | 1981-04-10 | 1982-10-16 | Hitachi Ltd | Data transmitting device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01116734A (ja) * | 1987-10-30 | 1989-05-09 | Nec Corp | 割込制御装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2543843B2 (ja) | 1996-10-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |