JPS6022772B2 - Simulated failure control method - Google Patents

Description

【発明の詳細な説明】 本発明は、データ処理装置において指定した命令ないし
マイクロ命令の実行時に、データ処理装置の指定した個
所に指定したタイミングで一時的又は固定的な擬似障害
を発生させる擬似障害発生制御方式に関するものである
。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a pseudo-fault that causes a temporary or permanent pseudo-fault at a specified location in a data processing device at a specified timing when a specified instruction or microinstruction is executed in the data processing device. This relates to generation control methods.

データ処理装置においては、ハードウェア障害に対する
信頼性、可用性、保守性の向上のため、エラーの検出、
訂正、再実行、割込み等の各種の障害処理機能を備えて
いる。In data processing equipment, error detection and
It has various fault handling functions such as correction, re-execution, and interrupt.

こられの障害処理機能は、ハードウェア及びソフトウェ
アによって実現され、障害の影響が波及することを防止
するとともに、一時的障害ないし固定的障害に対する救
済処理を行なっている。データ処理装置に障害が発生し
た場合に前記障害処理作動が正しく実行されることを保
証するためには、ハードウェア並びにソフトウェアの障
害処理機能の正常性をあらかじめ検証しておく必要があ
る。These fault handling functions are realized by hardware and software, and prevent the effects of faults from spreading, and perform relief processing for temporary or fixed faults. In order to ensure that the failure handling operation is correctly executed when a failure occurs in the data processing device, it is necessary to verify in advance the normality of the failure handling functions of hardware and software.

そのための有効な手段として、データ処理装置の指定し
た個所に擬似的な障害を発生させることにより障害処理
作動を起動し、その正常性を検査する方法が考えられて
いる。従来、データ処理装置の動作中に擬似障害を発生
させる方法としては、以下のような各種の方式がある。As an effective means for this purpose, a method has been considered in which a pseudo fault is generated at a designated location of the data processing device, thereby activating a fault handling operation and testing its normality. Conventionally, there are various methods for generating a pseudo failure during operation of a data processing device, such as the following.

Ａ 擬似障害発生用命令を設け、当該命令実行時に障害
をセットするトリガを出す方式。A: A method in which a pseudo failure instruction is provided and a trigger is issued to set a failure when the instruction is executed.

Ｂ 障害を発生させたいアドレス（命令アドレスないし
マイクロ命令アドレス）をあらかじめ設定しておき、該
アドレスと等しい命令が実行されたとき障害をセットす
るトリガを出す方式。B: A method in which an address (instruction address or microinstruction address) at which a fault is to occur is set in advance, and a trigger is issued to set a fault when an instruction equal to the address is executed.

Ｃ マイクロ命令に擬似障害発生用のフィールドを設け
、当該マイクロ命令実行時に該フィールドにより障害発
生制御を行なう。しかしながら、上記Ａ，Ｂの方式では
、再実行が成功するような一時的障害を擬似すること、
及び擬似障害発生個所やタイミングを指定することが困
難である。C. A field for generating a pseudo failure is provided in a microinstruction, and the occurrence of a failure is controlled by this field when the microinstruction is executed. However, in methods A and B above, it is necessary to simulate a temporary failure that will result in successful re-execution;
It is also difficult to specify the location and timing of pseudo-failure occurrence.

また、Ｃの方式では、マイクロ命令に擬似障害発生制御
用のフィールドを設ける必要があり、ハ−ドゥェア増に
つながる。さらに、Ａ，Ｃの方式においては、障害を発
生させたいプログラムにあらかじめ擬似障害発生用の命
令（又はマイクロ命令）を挿入しておく必要があり、擬
似障害発生制御の融通性に欠ける。本発明は、上記の点
を解決するためになされたもので、データ処理装置の動
作中に一時的及び固定的な擬似障害を効果的に発生させ
ることを目的としている。Furthermore, in the C method, it is necessary to provide a field for controlling the occurrence of a pseudo-failure in the microinstruction, which leads to an increase in hardware. Furthermore, in methods A and C, it is necessary to insert in advance an instruction (or microinstruction) for generating a pseudo-failure into a program in which a failure is to occur, and thus lacks flexibility in pseudo-fault generation control. The present invention has been made to solve the above-mentioned problems, and its purpose is to effectively generate temporary and permanent pseudo-failures during the operation of a data processing device.

また、最近、従来のコンソール機能や保守診断機能を統
合して、データ処理装置とは独立した蓄積プログラム型
の情報処理装置である副処理装置にこのような機能を行
なわせることが考慮されているが、本発明は上記副処理
装置の処理機能を利用して、擬似障害発生制御を行なわ
しめるようにすることを目的としている。そのため、本
発明による擬似障害発生制御方式は、動作中のプログラ
ムに特別な命令を挿入する等の処理を必要としないこと
、及びプログラムにより随時擬似障害発生個所、タイミ
ング等を変化させることができ、融通性のある制御がで
きることを特徴としている。以下図面に基づいて詳細に
説明する。Recently, consideration has been given to integrating conventional console functions and maintenance/diagnosis functions and having a sub-processing unit, which is a storage program type information processing unit independent of the data processing unit, perform these functions. However, it is an object of the present invention to utilize the processing functions of the sub-processing device to perform pseudo failure occurrence control. Therefore, the pseudo fault occurrence control method according to the present invention does not require processing such as inserting special instructions into the running program, and can change the pseudo fault occurrence location, timing, etc. at any time depending on the program. It is characterized by flexible control. A detailed explanation will be given below based on the drawings.

第１図は本発明を適用したデータ処理システムの一実施
例の構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of an embodiment of a data processing system to which the present invention is applied.

図中の記号１は擬似的な障害を発生させるべきデータ処
理装置（以下ＣＰＵと呼ぶ）を表わし、２はＣＰＵＩと
は独立した蓄積プログラム型の情報処理装置（以下シス
テム管理装置ＳＭＰと呼ぶ）を表わす。また３は命令ア
ドレスレジス夕（山Ｒ）、４はメモリ（ＬＭ）、５はア
ドレス比較回路、６はタイミング発生回路、７は制御用
フリップフロツプ（ＳＦ）、８はカウンタ、９は比較回
路、１０‘ま障害表示フリツプフロツプ（ＥＩＦ）、１
１はマスク障害表示フリップフロップ（ＭＥＩＦ）、１
２はストップアドレスレジスタ（ＳＡＲ）、１ ３はタ
イミングデータレジスタ（ＴＤＲ）、１ ４はエラーア
ドレスレジス夕（ＥＡＲ）、１５は対ＳＭＰインタフェ
ース、１６は対ＣＰＵインタフェース、１７は制御部、
１８はメモリである。Symbol 1 in the figure represents a data processing device (hereinafter referred to as CPU) that should cause a pseudo failure, and symbol 2 represents a storage program type information processing device (hereinafter referred to as system management device SMP) that is independent of the CPUI. represent. Further, 3 is an instruction address register (mountain R), 4 is a memory (LM), 5 is an address comparison circuit, 6 is a timing generation circuit, 7 is a control flip-flop (SF), 8 is a counter, 9 is a comparison circuit, 10 Fault indication flip-flop (EIF), 1
1 is a mask fault indication flip-flop (MEIF), 1
2 is a stop address register (SAR), 13 is a timing data register (TDR), 14 is an error address register (EAR), 15 is an interface to SMP, 16 is an interface to CPU, 17 is a control unit,
18 is a memory.

ＳＡＲＩ２、ＴＤＲ１３、ＥＡＲｌ４、アドレス比較回
路５、カウンタ８、比較回路９、ＳＦ７は本発明のため
ＣＰＵＩに対して付加させたものであって、ＳＡＲ１２
は擬似障害を発生させる命令アドレスを保持し、ＴＤＲ
１３は擬似障害を発生させるタイミングデータを保持す
る。SARI2, TDR13, EARl4, address comparison circuit 5, counter 8, comparison circuit 9, and SF7 are added to the CPUI for the purpose of the present invention.
holds the instruction address that causes the pseudo failure, and TDR
13 holds timing data for generating a pseudo failure.

またＥＡＲｌ４は、障害検出機構に対応して設けられて
いる障害表示フリツプフロツプ（ＥＩＦ群の特定の一つ
を選択するためのＥＩＦアドレスを保持し、アドレス比
較回路５は実行中の命令アドレスとストップアドレスと
を比較する。さらにカゥンタ８および比較回路９は障害
発生タイミングを制御し、ＳＦ７はカウンタ８の動作を
制御する。また、ＣＰＵＩは、再実行を可能にするため
に必要なデータを命令実行時に退避しているものとする
。The EAR14 also holds an EIF address for selecting a specific one of the EIF group (EIF display flip-flop) provided in correspondence with the fault detection mechanism, and the address comparison circuit 5 compares the currently executed instruction address and the stop address. In addition, the counter 8 and the comparison circuit 9 control the timing of failure occurrence, and the SF7 controls the operation of the counter 8. In addition, the CPU It is assumed that they have evacuated.

ＳＭＰ２は、ＣＰＵＩに障害が発生したときＣＰＵＩか
らの割込みを解析し必要な障害処理動作を行う。この障
害処理機能の一つとして、ＳＭ円２は擬似障害発生制御
機能を有しており、ＣＰＵＩ内のＳＡＲＩ２，ＴＤＲ１
３，ＥＡＲｌ４の各レジスタに適宜データを設定するこ
とにより、擬似障害発生制御を行うことができる。以下
、第１図のデータ処理システムにおける擬似障害発生制
御の詳細な動作を説明する。When a failure occurs in the CPUI, the SMP2 analyzes an interrupt from the CPUI and performs necessary failure handling operations. As one of the fault processing functions, the SM circle 2 has a pseudo fault occurrence control function, and the SARI 2 and TDR 1 in the CPU
3. By setting appropriate data in each register of EAR14, pseudo failure occurrence control can be performed. The detailed operation of pseudo failure occurrence control in the data processing system shown in FIG. 1 will be described below.

第２図はＣＰＵＩの動作を示すフローチャート、第３図
はＳＭＰ２の動作を示すフローチャートである。FIG. 2 is a flowchart showing the operation of the CPUI, and FIG. 3 is a flowchart showing the operation of the SMP2.

また第４図はＣＰＵＩにおける命令実行処理の一例を示
すタイムヤートである。最初にＣＰＵＩの動作を説明す
る。Further, FIG. 4 is a time chart showing an example of instruction execution processing in the CPUI. First, the operation of the CPUI will be explained.

ＣＰＵＩにおける命令の処理は大別して、スタティサイ
ズ処理（Ｓ）と命令実行処理（Ｅ）とに分けられる。処
理Ｓでは命令の議出し、オペランドの決定及びオペラン
ドの議出しが行われる。処理Ｅでは各命令に対応した処
理が実行される。通常、第４図ａに示すごとく、処理Ｂ
が実行中に次の命令の処理Ｓが先行制御されているが、
分岐命令実行時等では、第４ｂ図のように先行制御が乱
れる場合が生じる。命令アドレスレジスタ（ＩＡＲ）３
は、透常、処理Ｅの先頭（次命令の処理Ｓの先頭）にお
いて次に実行すべき命令アドレスに更新され、メモリ（
ＬＭ）４より命令が謙出される。本実施例ではタイミン
グＴｏ毎にＩＡＲ３の内容が更新される。
ＺＣＰＵＩにおいて擬似障害の
叛生制御動作が行なわれるためには、あらかじめ擬似障
害の発生に必要なデータがＳＭＰ２よりＳＡＲＩ ２，
ＴＤＲ１ ３，ＥＡＲ１ ４の各レジスタに設定されて
いる必要がある。このとき、ＣＰＵＩは処理Ｓのタイミ
ングＴ，毎にＩＡＲ３とＳＡＲＩ２の内容をアドレス比
較回路５において比較する。アドレス内容が一致すると
信号２２をオンにし、フリツプフロツプ（ＳＦ）７をセ
ットする。ＳＦ７はカウンタ８へのタイミングクロック
の供給を制御するために設けられている。カウンタ８は
ＳＦ７がオンの間、タイミングクロックが発生する毎に
カウントアップされていく。Instruction processing in the CPUI can be broadly divided into static size processing (S) and instruction execution processing (E). In the process S, a command is issued, an operand is determined, and an operand is issued. In process E, processes corresponding to each command are executed. Usually, as shown in FIG. 4a, processing B
The processing S of the next instruction is being controlled in advance while it is being executed.
When a branch instruction is executed, advance control may be disrupted as shown in FIG. 4b. Instruction address register (IAR) 3
is transparently updated to the next instruction address to be executed at the beginning of processing E (the beginning of processing S of the next instruction), and the memory (
LM) The command is issued from 4. In this embodiment, the contents of IAR3 are updated at each timing To.
In order for the pseudo failure control operation to be performed in the ZCPUI, the data necessary for the occurrence of the pseudo failure must be transferred from the SMP2 to the SARI 2,
It must be set in each register of TDR13 and EAR14. At this time, the CPUI compares the contents of IAR3 and SARI2 at every timing T of processing S in address comparison circuit 5. When the address contents match, the signal 22 is turned on and the flip-flop (SF) 7 is set. SF7 is provided to control the supply of a timing clock to the counter 8. The counter 8 is incremented every time the timing clock is generated while the SF7 is on.

命令の実行がタイミングＴ，よりＴＤＲ１ ３で指定さ
れたクロック数分だけ進むと、比較回路９によって信号
２６をオンにし、ＥＡＲｌ４により指定される障害表示
フリップフロップ（ＥＩＦ）１０を強制的にセットする
。ＥＩＦは障害検出機構に対応してＣＰＵＩ内に複数個
存在し、いずれかのＥＩＦがセットされることによりマ
スター障害表示フリツプフロツプ（ＭＥ『）１ １がセ
ットされる。When the execution of the instruction advances by the number of clocks specified by TDR13 from the timing T, the comparator circuit 9 turns on the signal 26 and forcibly sets the failure indicating flip-flop (EIF) 10 specified by EARl4. . A plurality of EIFs exist in the CPUI corresponding to failure detection mechanisms, and when any one of the EIFs is set, the master failure indication flip-flop (ME') 11 is set.

ＭＥＩＦＩ Ｉがオソになるとタイミングクロックの発
生を停止し内部状態を凍結するとともに、ＳＭＰ２に対
して割込信号２９により障害の発生を通知する。山Ｒ３
とＳＡＲ１２の内容がタイミングＴ，において一致しな
い場合は、カウンタ８の起動を行わない。この場合、命
令実行終了時にＣＰＵＩが鎖実行モードにあるか否かを
調べる。再実行モードは、ＣＰＵＩが障害発生後の命令
再実行状態にあることを示すものであり、再実行時のＣ
ＰＵＩの動作を制御するとともに、一時的な障害が再実
行により救済された時、ＳＭＰ２に対して再実行の成功
を通知するための制御に用いられている。命令実行終了
時再実行モードーこあれば命令の区切りでタイミングク
ロツクを止め、ＳＭＰ２への割込みを発生する。When MEIF I becomes normal, it stops generating the timing clock, freezes the internal state, and notifies the SMP 2 of the occurrence of a failure using an interrupt signal 29. mountain R3
If the contents of SAR12 and SAR12 do not match at timing T, counter 8 is not activated. In this case, it is checked whether the CPUI is in chain execution mode at the end of instruction execution. The re-execution mode indicates that the CPUI is in the state of re-executing instructions after a failure occurs, and the CPU
It is used to control the operation of the PUI and to notify the SMP 2 of the success of re-execution when a temporary failure is relieved by re-execution. Re-execution mode at the end of instruction execution - If this mode is selected, the timing clock is stopped at the end of instructions and an interrupt is generated to SMP2.

実行モードでなければ、ＩＡＲ３を次の命令アドレスに
更新し処理を継続する。次に、ＣＰＵＩより割込要求が
発生した時のＳＭＰ２の動作説明を行う。ＳＭ円２はＣ
ＰＵＩよりの割込要求を受け付けると、障害処理プログ
ラム（ＥＲＰ）を呼び出し制御を渡す。ＥＲＰはＳＭＰ
２の専用メモリ１８上で必要な障害処理を実行する。ま
ず、ＣＰＵＩのクロツク停止時における内部情報を障害
情報として収集する。次に、受け付けた割込要求が障害
検出に起因するのか、再実行成功に起因するのかを調べ
る。割込原因が再実行成功の場合には、ＥＲＰ内の一時
障害処理ルーチソに分岐する。If it is not in execution mode, IAR3 is updated to the next instruction address and processing continues. Next, the operation of the SMP2 when an interrupt request is generated from the CPU will be explained. SM yen 2 is C
When accepting an interrupt request from the PUI, it calls the error handling program (ERP) and passes control. ERP is SMP
The necessary failure processing is executed on the dedicated memory 18 of 2. First, internal information when the CPU clock is stopped is collected as failure information. Next, it is determined whether the accepted interrupt request is due to failure detection or successful re-execution. If the cause of the interrupt is a successful re-execution, the process branches to a temporary failure handling routine within the ERP.

一時障害処理ルーチンでは、障害情報の集金等の処理を
行なった後、ＣＰＵＩヘリスタート信号を供給する。こ
の時、ＩＡＲ３を再実行の対象となった命令の次に実行
すべき命令アドレスに更新し、処理を再開させる。割込
原因が障害検出の場合には、収集し障害情報を分析し、
再実行が可能か否かを判定する。In the temporary failure processing routine, after processing such as collection of failure information, a CPU helistart signal is supplied. At this time, IAR3 is updated to the instruction address to be executed next to the instruction to be re-executed, and processing is restarted. If the cause of the interrupt is failure detection, collect and analyze the failure information,
Determine whether re-execution is possible.

可能であれば再実行回数をカウントアップする。再実行
回数は、障害が一時的であるか固定的であるかを判定す
るために用いられる情報であり、あらかじめ指定された
回数（Ｎ）だけ再実行を行なってもその都度障害が検出
される場合、ＥＲＰはその障害が固定的なものであると
判断する。次に、擬似障害発生要求の有無を調べる。If possible, count up the number of re-executions. The number of re-executions is information used to determine whether the failure is temporary or permanent, and the failure will be detected each time even if the re-execution is performed a pre-specified number of times (N). If so, the ERP determines that the failure is permanent. Next, it is checked whether there is a pseudo-failure request.

本実施例では、ＳＭＰ２の制御パネルより設定される擬
似障害モードフリツブフロツブの内容を調べる。擬似障
害制御要求の有無を判断する。第３ａ図の被線内が擬似
障害叛生制御に関する処理である。タ 擬似障害発生制
御の処理内容としては、■一時的障害設定機能、■固定
的障害設定機能、■障害設定の連続制御機能がある。In this embodiment, the contents of the pseudo failure mode flipflop set from the control panel of the SMP2 are examined. Determine whether there is a pseudo failure control request. The lined area in FIG. 3a is the processing related to the pseudo-failure repulsion control. The processing contents of pseudo-failure occurrence control include ■temporary failure setting function, ■fixed failure setting function, and ■continuous failure setting control function.

これらの機能は、ＥＲＰのサブルーチンである擬似障害
設定ルーチンンにおいてて前記ＣＰＵＩ内のＳＡＲ１２
，ＴＤＲ１３，ＥＡＲｌ４の各レジスタに必要なデータ
を設定すること、及び擬似障害発生回数（ｎ）を指定す
ることにより制御される。ｎは再実行指定回数Ｎを越え
ないし、値であり、ｎ回再実行する間同じ場所に擬似障
害を設定しつづけることを示している。擬似障害発生制
御要求があると、今までの再実行回数ｎより大きいか杏
かを調べる。These functions are performed by the SAR12 in the CPUI in the pseudo failure setting routine which is a subroutine of the ERP.
, TDR13, and EARl4, and by specifying the number of times (n) of pseudo failure occurrence. n is a value that does not exceed the specified number of re-executions N, and indicates that a pseudo failure will continue to be set at the same location while re-executing n times. When a pseudo-failure occurrence control request is made, it is checked whether the number of re-executions up to now is greater than n.

ｎに等しいかまたはｎより小さい場合は第３ａ図の■に
戻り、再実行回数がＮより大きくないことを確かめた上
で、再実行に必要な情報の復元等、再実行前処理を行い
、ＣＰＵＩに対してリスタート信号を供給する。ｎより
大きい場合は、擬似障害設定ルーチンに分岐し、以下の
処理を行う。擬似障害を発生すべき命令アドレス、タイ
ミング及び障害表示フリツプフロツプのアドレスをそれ
ぞれＣＰＵＩ内のＳＡＲＩ２，ＴＤＲ１ ３，ＥＡＲ１
４に設定するとともに、擬似障害発生回数ｎを指定する
。また、擬似障害設定の必要がなければ、上記各レジス
タの内容をリセットする。レジスタの設定等に用いるデ
ータはＥＲＰのデータ領域あるいはＥＲＰの使用するフ
ァイル内にあらかじめ蓄えられている。これらの処理が
終ると、第３ａ図の■に戻り、再実行回数がＮを越えと
いるか否かを調べる。If it is equal to or smaller than n, return to step (3) in Figure 3a, and after confirming that the number of re-executions is not greater than N, perform pre-re-execution processing such as restoring information necessary for re-execution, Provides a restart signal to the CPUI. If it is larger than n, the process branches to a pseudo failure setting routine and performs the following processing. The instruction address, timing, and fault display flip-flop address in which a pseudo fault should occur are stored in the CPUI, respectively, in SARI2, TDR13, and EAR1.
4, and also specifies the number of pseudo failure occurrences n. Furthermore, if there is no need to set a pseudo failure, the contents of each of the above registers are reset. Data used for register settings, etc. is stored in advance in the data area of the ERP or in a file used by the ERP. When these processes are completed, the process returns to step (2) in FIG. 3a, and it is checked whether the number of re-executions exceeds N or not.

Ｎを越えといる場合は固定的な障害と判断し、固定障害
処理ルーチンに分岐する。Ｎ‘こ等しいか４・さし・場
合には再実行前処理後、ＣＰＵＩヘリスタート信号を供
給し再実行を行わせる。今回の再実行は既に擬似障害設
定データが更新又はリセットされているため正常に終了
し、前述したように再実行成功割込みとしてＳＭＰ２に
通知される。If the number exceeds N, it is determined that the failure is a fixed failure, and the process branches to a fixed failure handling routine. If N' is equal to or less than 4, after the re-execution pre-processing, a CPU helistart signal is supplied to cause re-execution. The current re-execution ends normally because the pseudo failure setting data has already been updated or reset, and the SMP 2 is notified as a re-execution success interrupt as described above.

その後ＣＰＵＩはＳＭＰ２りリスタート信号を受け取る
と、次の命令アドレス処理を再開する。したがって、擬
似障害設定ルーチンにおいて、設定データを次々に更新
することにより、擬似障害の発生を連続的に制御するこ
とができる。Thereafter, when the CPUI receives the SMP2 restart signal, it resumes processing the next instruction address. Therefore, by updating the setting data one after another in the pseudo fault setting routine, it is possible to continuously control the occurrence of pseudo faults.

また、擬似障害発生回数ｎをＮに等しく指定すれば、固
定的な障害を擬似できる。さらにｎの指定により一時的
障害の継続時間を制御することができる。本発明の他の
実施例として、第３ａ図の破線内部の処理のみをＳＭＰ
２において制御し、他の障害処理機能や再実行機能をＣ
ＰＵＩの機能に含める方式がある。Further, by specifying the number of pseudo fault occurrences n equal to N, a fixed fault can be simulated. Furthermore, the duration of the temporary failure can be controlled by specifying n. As another embodiment of the present invention, only the processing inside the broken line in FIG. 3a is performed by SMP.
2, and other failure handling functions and re-execution functions are controlled by C.
There is a method of including it in the PUI function.

また「他の実施例として、マイクロ命令アドレスをスト
ップアドレスとして用いる方式がある。``Another embodiment is a method in which a microinstruction address is used as a stop address.

・すなわち、ＳＭＰ２より擬似障害の設定データとして
、マイクロ命令アドレス、マイクロ命令制御タイミング
、及び障害表示フリップフロツプのアドレスを指定する
。マイクロ命令は通常複数のマイクロフィールドから構
成されており、各フイータ ルドに対応したマイクロ操
作がマイクロ命令制御タイミングにより順序制御されて
いく。したがってマイクロ命令制御タイミングを指定す
ることにより、各マイクロ操作に対応したハードウェア
に対して擬似的な障害を発生させることができる。０
以上の説明から明らかな如く、本発明による擬似障害発
生制御方式によれば下記のような効果がある。- That is, the SMP2 specifies the microinstruction address, microinstruction control timing, and fault display flip-flop address as pseudo fault setting data. A microinstruction usually consists of multiple microfields, and the microoperations corresponding to each field are sequentially controlled by the microinstruction control timing. Therefore, by specifying the micro-instruction control timing, it is possible to cause a pseudo-failure in the hardware corresponding to each micro-operation. 0
As is clear from the above description, the pseudo failure occurrence control method according to the present invention has the following effects.

（１）データ処理装置において実行中の任意のプログラ
ムの指定したアドレスで、該データ処理装タ 層の指定
した個所に指定したタイミングで、一時的又は固定的な
擬似障害を設定することができる。(1) A temporary or fixed pseudo failure can be set at a specified address of any program running in a data processing device at a specified location in the data processing device layer at a specified timing.

そのため、障害処理機能を実行するハードウェア、ソフ
トウェアのデバク並びに正常性の確認に有効である。０
‘２） 擬似障害設定データ（ストップアドレス、タイ
ミングデータ、障害表示フリツプフロツプアドレス）に
より、擬似障害の発生個所、タイミングをきめ細かく制
御できる。Therefore, it is effective for debugging and confirming the normality of hardware and software that execute fault handling functions. 0
'2) The pseudo-fault setting data (stop address, timing data, fault display flip-flop address) allows fine-grained control of the location and timing of pseudo-fault occurrence.

‘３’擬似障害の設定をプログラムにより連続的にタ
制御することができ、効率的な擬似障害の発生が可能で
ある。'3' Continuously set pseudo failure settings by program.
control, and efficient generation of simulated failures.

また、擬似障害を発生させる再実行回数を指定すること
により、一時障害の継続時間を制御できる。｛４１ 従
来から存在するコンソール機能や保守診断機能を実行す
るデータ処理装置とは独立した蓄積プログラム型の情報
処理装置を利用することにより、少量の付加ハードウェ
アで擬似障害発生制御御機能を実現することができる。Furthermore, by specifying the number of re-executions to cause a pseudo failure, the duration of a temporary failure can be controlled. {41 By using a storage program type information processing device that is independent of the conventional data processing device that executes the console function and maintenance diagnosis function, the pseudo-failure occurrence control function can be realized with a small amount of additional hardware. be able to.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明を適用したデータ処理システムの一実施
例の構成を示すブロック図、第２図はデータ処理装置の
動作を示す流れ図、第３ａ図ないし第３ｂ図は擬似障害
の発生制御を行うシステム管理装置の動作を示す流れ図
、第４図は命令処理のタイムチャートを表わす図である
。 １・・・データ処理装置（ＣＰＵ）、２・・・システム
管理装置（ＳＭＰ）、３・・・命令アドレスレジスタ（
山Ｒ）、４…メモリ（ＬＭ）、５・・・アドレス比較回
路、６・・・タイミング発生回路、７・・・制御用フリ
ップフロップ（ＳＦ）、８…カウンタ、９…比較回路、
１０…障害表示フリップフロップ（ＥＩＦ）、１１…マ
スタ障害表示フリップフロツプ（ＭＥＩＦ）、１２…ス
トップアドレスレジスタ（ＳＡＲ）、１ ３・・・タイ
ミングデータレジスタ（ＴＤＲ）、１ ４・・・エラー
アドレスレジスタ（ＥＡＲ）、１５…対ＳＭＰインタフ
ェス、１６…対ＣＰＵインタフェース、１７・・・制御
、１８・・・メモリ。 オー図 オ２図 オ３（ｑ）図 オ３ｂ図 牙４図Fig. 1 is a block diagram showing the configuration of an embodiment of a data processing system to which the present invention is applied, Fig. 2 is a flow chart showing the operation of the data processing device, and Figs. 3a and 3b show control over the occurrence of pseudo faults. FIG. 4 is a flowchart showing the operations of the system management device to be performed, and FIG. 4 is a diagram showing a time chart of command processing. 1...Data processing unit (CPU), 2...System management unit (SMP), 3...Instruction address register (
Mountain R), 4...Memory (LM), 5...Address comparison circuit, 6...Timing generation circuit, 7...Control flip-flop (SF), 8...Counter, 9...Comparison circuit,
10... Fault indication flip-flop (EIF), 11... Master failure indication flip-flop (MEIF), 12... Stop address register (SAR), 1 3... Timing data register (TDR), 1 4... Error address register ( EAR), 15... SMP interface, 16... CPU interface, 17... Control, 18... Memory. Figure O Figure O 2 Figure O 3 (q) Figure O 3 b Figure Fang 4

Claims (1)

【特許請求の範囲】[Claims] １ 擬似障害の設定箇所を指定するレジスタＥＡＲ、擬
似障害の発生タイミングを指定するレジスタＴＤＲ、擬
似障害を発生させる命令アドレスを指定するレジスタＳ
ＡＲとを有するデータ処理装置および該データ処理装置
に接続されて前記各レジスタに任意の値を設定できる該
データ処理装置とは独立した蓄積プログラム形の副情報
処理装置とからなる装置において、前記データ処理装置
において実行される命令アドレスとレジスタＳＡＲの内
容とを比較する回路を設け、該回路における比較一致に
より擬似障害を発生させる命令を指定し、かつ該命令の
実行過程でレジスタＴＤＲで示されるタイミングでレジ
スタＥＡＲで示される箇所に擬似障害を発生させるとと
もに、該擬似障害の発生ごとに前記副情報処理装置に割
込みを起しこれによつて副情報処理装置で前記各レジス
タＥＡＲ，ＴＤＲ，ＳＡＲにおける擬似障害設定用のデ
ータを再設定することによつて、擬似障害の発生を副情
報処理装置のプログラム制御によつて擬似するとともに
擬似障害の継続時間を制御するようにしたことを特徴と
する擬似障害発生制御方式。1 Register EAR that specifies the location where the pseudo fault is set, register TDR that specifies the timing of the pseudo fault occurrence, register S that specifies the instruction address that causes the pseudo fault to occur.
An apparatus comprising a data processing apparatus having an AR and a storage program type sub-information processing apparatus connected to the data processing apparatus and capable of setting arbitrary values in each of the registers, which is independent of the data processing apparatus, A circuit is provided that compares the instruction address to be executed in the processing device with the contents of the register SAR, and a comparison match in the circuit specifies an instruction that causes a pseudo failure, and the timing indicated by the register TDR in the process of executing the instruction. generates a pseudo fault at the location indicated by the register EAR, and causes an interrupt to the sub information processing device each time the pseudo fault occurs, thereby causing the sub information processing device to perform a pseudo fault at the location indicated by the register EAR, TDR, and SAR. A simulation characterized in that the occurrence of a pseudo failure is simulated by program control of a sub-information processing device and the duration of the pseudo failure is controlled by resetting data for setting the pseudo failure. Failure occurrence control method.