JPS6017542A - Fault injection device - Google Patents
Fault injection deviceInfo
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- JPS6017542A JPS6017542A JP58124196A JP12419683A JPS6017542A JP S6017542 A JPS6017542 A JP S6017542A JP 58124196 A JP58124196 A JP 58124196A JP 12419683 A JP12419683 A JP 12419683A JP S6017542 A JPS6017542 A JP S6017542A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マイクロプロセッサ等のブｉセッサを備える
各種の電子機器において、プロセッサの動作状態に対し
て疑似的に故障を生じさせ、このときにおける電子機器
の状況を確認するために用いる故障注入装置に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention provides a method for generating a pseudo failure in the operating state of a processor in various electronic devices equipped with a processor such as a microprocessor. This invention relates to a fault injection device used to check the status of electronic equipment.
第１図は、従来例を示すブロック図であり、電子機器Ｅ
ＮＥのノケツ）Ｓへ装着されていたプロセッサＣＰＵを
取外し、試験装置ＴＳＥへ装着すると共に、同装置ＴＳ
ＥとパスラインＢＵおよび信号ラインＳＩＧにより接続
されたプラグＰをソケットＳへ挿入し、ソケットＳ側の
パスラインＢＵおよび信号ラインＳＩＧを試験装置ＴＳ
Ｅへ延長のうえ、パーソナルコンピュータ等の制御部Ｃ
ＮＴによシプロセッサＣＰＵおよびセレクタＳＥＬを制
御し、セレクタＳＥＬがプラグＰ側を選択した状態にお
いて、電子機器ＥＮＤ内のメモリからプログラムおよび
データを読み出し、セレクタＳＥＬが可変メモリＲＡＭ
側を選択した状態において、これらのプログラムおよび
データを可変メモリＲＡＭへ格納してから、可変メモリ
ＲＡＭ内のプログラムをプロセッサＣＰＵが実行するも
のとなっている。故障を発生させるときは制御部ＣＮＴ
によシセレクタＳＥＬをＲＡＭ側に切シ換え、ＲＡＭ内
の希望番、ｔ＋ｈのプログラム内容及びデータを誤つブ
仁値に７１き換えて、然る後に制御部ＣＮＴはＣＰＵを
このプログラムに沿って走らせる。ＣＰＵはＳＥＬを適
宜切りかえつつ走りＸ電子機器ＥＮＥのパスラインＢＵ
へ誤ったデータを送出すると共に、同様の各種信号を信
号ラインＳＩＧへ送出する一方、これらのデータを可変
メモリＲＡＭへ格納するものとなっている。FIG. 1 is a block diagram showing a conventional example.
NE's pocket) Remove the processor CPU installed in S, and install it in the test equipment TSE, and also
Insert the plug P connected to E by the pass line BU and signal line SIG into the socket S, and connect the pass line BU and signal line SIG on the socket S side to the test equipment TS.
After extending to E, control unit C of personal computer etc.
The NT controls the processor CPU and the selector SEL, and with the selector SEL selecting the plug P side, the program and data are read from the memory in the electronic device END, and the selector SEL reads the program and data from the memory in the variable memory RAM.
In the state where the side is selected, these programs and data are stored in the variable memory RAM, and then the processor CPU executes the programs in the variable memory RAM. When a failure occurs, control unit CNT
Switch the selector SEL to the RAM side, replace the desired number in the RAM, the program contents and data of t+h with the incorrect value 71, and then control the CPU according to this program. make them run. The CPU runs while changing the SEL as appropriate.
In addition to sending out erroneous data to the signal line SIG, it also sends out various similar signals to the signal line SIG, while storing these data in the variable memory RAM.
しかし、第１図の構成においては、プロセッサＣＰＵが
上述の故障状態の動作を実行中に、可変メモ１．Ｉ Ｒ
ＡＭ内のプログラムおよびデータが不正規となる場合が
あり、その都度、上述のとおり、電子機器ＥＮＥ内のメ
モリからプログラム及びデータの読み出しを行ない、可
変メモリＲＡＭへ格納しなければならず、故障条件を種
々に変更しながら電子機器ＥＮＥの動作状況確認を行な
うには、所要時間が犬となる欠点を生ずると共に、制御
部ＣＮＴとしてバーンナルコンピュータ等を用いるため
、試験装置ＴＳＥが高価になる等の欠点を生じている。However, in the configuration of FIG. 1, while the processor CPU is performing the operation in the above-described failure state, the variable memory 1. IR
The programs and data in the AM may become irregular, and in each case, as described above, the programs and data must be read from the memory in the electronic device ENE and stored in the variable memory RAM, and failure conditions In order to check the operation status of the electronic equipment ENE while making various changes to the electronic equipment ENE, there are drawbacks such as the time required, and the use of a burner computer or the like as the control unit CNT, which increases the cost of the test equipment TSE. It has caused drawbacks.
本発明は、従来のかがる欠点を根本的に解決する目的を
有し、注入すべき故障の種別に応する種別信号を送出す
る種別指定回路を設けると共に、種別信号にしたがい入
力データを所定の論理値として送出する故障注入回路を
プロセッサからのパスライン中へ挿入して設け、プロセ
ッサの実行アドレスがあらかじめ設定されたアドレスと
なったときに種別信号を故障注入回路へ与え、所望の種
別およびタイミングによりパスラインのデータに誤りを
生じさせるものとした極めて効果的な、故障注入装置を
提供するものである。The present invention has the purpose of fundamentally solving the conventional drawbacks, and includes a type designation circuit that sends out a type signal corresponding to the type of fault to be injected, and also provides a type designation circuit that sends out a type signal corresponding to the type of fault to be injected. A fault injection circuit that sends out logical values is inserted into the path line from the processor, and when the execution address of the processor reaches a preset address, a type signal is given to the fault injection circuit to determine the desired type and timing. The present invention provides an extremely effective fault injection device that causes errors in path line data.
以下、実施例を示す第２図以降により本発明の詳細な説
明する。Hereinafter, the present invention will be explained in detail with reference to FIG. 2 and subsequent figures showing embodiments.
第２図は全構成のブロック図であり、第１図と同様、電
子機器ＥＮＥのンヶットｓがらプロセッサＣＰＵを取外
して故障注入装置（以下、注入装置）ＴＩＫへ装着し、
グラブＰをンヶソ）Ｓへ挿入すれば、電子機器ｇＮＥの
単方向パスラインＳＷＢ、双方向パスラインＢＷＢおよ
び各種信号の伯ぢラインＳＩＧが注入装置ＴＩＥへ延長
されると共に、プロセッサＣＰＵからの各パスラインＳ
ＷＢ、ＢＷＢには、後述の故障注入回路（以下、注入回
路） ＴｌＣ５，ＴＩＣＢが各ライン毎に挿入されるも
のとなり、これらと対応して設けたゲート回路としての
ＮＡＮＤゲートグー１＋ＧＳ２、ＧＢｌ＜１４を介し、
注入回路Ｔｌ５ｓ。FIG. 2 is a block diagram of the entire configuration. Similar to FIG. 1, the processor CPU is removed from the electronic device ENE and attached to the fault injection device (hereinafter referred to as injection device) TIK.
When the glove P is inserted into the injection device S, the unidirectional path line SWB, bidirectional path line BWB, and various signal lines SIG of the electronic device gNE are extended to the injection device TIE, and each path from the processor CPU is extended to the injection device TIE. Line S
In WB and BWB, fault injection circuits (hereinafter referred to as injection circuits) TlC5 and TICB, which will be described later, are inserted for each line, and NAND gates 1+GS2 and GBl<14 are provided as gate circuits corresponding to these. Through,
Injection circuit Tl5s.
ＴＩＣ，毎に設けたロータリスイッチ等による種別指定
回路ＫＡＰ ｓ、 ＫＡＰ Ｂからの種別信−’４ｉ
（Ａｏ ） 、 （Ａｔ ）が注入回路ＴｌＣｓ 、Ｔ
ＩＣＢへ与えられ、種別信号（ＡＯ）ｊ（Ａ１．）によ
って示される注入すべき故障の種別に応じ、注入回路Ｔ
ＩＣ，、ＴＩＣＢが入力データを所定の論理値として送
出するものとなる。Type signal from KAP s and KAP B - '4i
(Ao), (At) are injection circuits TlCs, T
Depending on the type of fault to be injected given to the ICB and indicated by the type signal (AO)
IC, , TICB send out input data as a predetermined logical value.
ただし、ＮＡＮＤゲー）グーｓ ＋ 、ｃｐｓ ２、Ｇ
ＢＩ−ＧＢ４は、タイミング回路ＴＭＧからのタイミン
グ信号に応じてオンとなり、このときにのみ種別信号（
Ａｏ ）、 （ＡＩ ）がこれらを通過する為、タイミ
ング信号に従って、注入回路ＴｌＣｓ 、ＴＩＣＢの出
力が所定の論理値となる。However, NAND game) Goo S+, cps 2, G
BI-GB4 turns on in response to the timing signal from the timing circuit TMG, and only at this time the type signal (
Since Ao) and (AI) pass through these, the outputs of the injection circuits TICs and TICB become predetermined logical values according to the timing signal.
すなわち、デジタルスイッチ等を用いたアドレス設定回
路ＡＤＳが設けられ、これの出力および、プロセッサＣ
ＰＵからのアドレス化＋３（ａ）がマグニチュード・コ
ンパレータ等の一致検出回路ＡＧＤへ力えられておシ、
両者の一致が検出されると、一致信号（ＥＱＵ）が送出
されるものとなっている。That is, an address setting circuit ADS using a digital switch or the like is provided, and its output and processor C
Addressing +3(a) from PU is applied to a coincidence detection circuit AGD such as a magnitude comparator,
When a match is detected, a match signal (EQU) is sent out.
また、後述のタイミング指定回路ＴＡＰが設けられ、こ
れによって故障を注入すべきタイミングの状態を指定す
るものとなっており、これの出力と一致信号（ＥＱＵ）
とに基づきタイミング回路ＴＭＧがタイミング信号（ｂ
）を送出するものとなっている。In addition, a timing designation circuit TAP, which will be described later, is provided to designate the timing state at which a fault should be injected, and its output and a match signal (EQU) are provided.
The timing circuit TMG generates the timing signal (b
) is to be sent.
したがって、アドレス設定回路ＡＤＳにより設定された
アドレスと、プロセッサＣＰＵの実行アドレスとが一致
すると、タイミング設定回路ＴＡＰによって設定された
状態のタイミングによシ、種別指定回路ＫＡＰＳ 、
ＫＡＰＢによシ指定された状態の論理値として注入回路
ＴｌＣｓ 、 ＴＩＣＢの出力データが定められ、これ
を不正規なものとすることにより、疑似的な故障状態が
設定される。Therefore, when the address set by the address setting circuit ADS matches the execution address of the processor CPU, the type specifying circuit KAPS,
The output data of the injection circuits TICs and TICB is determined as the logical value of the state specified by KAPB, and by making this irregular, a pseudo failure state is set.
なお、注入装置ＴＩＥには、水晶発振器等の発振器Ｏ８
Ｃが設けられ、これの出力をクロックパルス（ＣＰＩ）
としてタイミング回路ＴＭＧへ供給すると共に、クロッ
クパルス（ＣＰＩ）を分周器ＤＶにより、例えば１／２
の周波数に分周のうえ、７０セツザＣＰＵヘクロツクパ
ルス（ＣＰ２）と１−で供給する一方、プロセッサＣＰ
Ｕからは、出力ＡＬＥ（Ａｄｄｒｅｓｓ Ｌａｅｔｃｈ
Ｅｎａｂｌｅ、）がタイミング回路ＴＭＧへ与えられて
いる。Note that the injection device TIE includes an oscillator O8 such as a crystal oscillator.
C is provided, and its output is used as a clock pulse (CPI)
At the same time, the clock pulse (CPI) is divided into 1/2 by a frequency divider DV.
The clock pulse (CP2) is divided into 70 clock pulses (CP2) and 1- is applied to the processor CP.
From U, output ALE (Address Latch
Enable, ) is provided to the timing circuit TMG.
このほか、タイミング回路ＴＭ、Ｇの詳細は、後述のと
おりとなっている。In addition, details of the timing circuits TM and G will be described later.
第３図は、注入回路ＴｌＣｓ 、 ＴＩＣＢの基本構成
を示すブロック図であり、’ ＡＮＤゲートＧ１、排他
的論理和（以下、ＥＸＯＲ）グー）Ｇ２およびインバー
タＩＮ１からなＪ、ＡＮＤゲーグーｌの一方の入力へ与
えられる種別信号（Ａ１）、および、ＢＸＯＲゲー）グ
ーの一方の入力へ与えられる種別信号（Ａｏ）の論理値
組み合せに応じ、入力テーク（ＤＩ）が所定の論理値と
なり、出力データ（Ｄｏ）として送出されるものとなっ
ておシ、これらの関係は次表に示すとおシとしたがって
、出力データ（ＤＯ）は、種別信号（Ａｏ）。FIG. 3 is a block diagram showing the basic configuration of the injection circuits TLCs and TICB. Depending on the logical value combination of the type signal (A1) applied to the input and the type signal (Ao) applied to one input of the BXOR game, the input take (DI) becomes a predetermined logical value, and the output data ( The relationship between them is shown in the table below. Therefore, the output data (DO) is the type signal (Ao).
（Ａｌ）に応じ、”１″固定９反転、”０″固定、正常
のいずれかとなシ、正常以外の状態を設定することによ
り、故障の種別を定めることが自在となる。(Al), it is possible to freely determine the type of failure by setting either "1" fixed 9 inverted, "0" fixed, normal, or a state other than normal.
なお、注入回路ＴＩＣＢには、双方向伝送のため、第３
図の構成が互に逆方向として２組使用され、伝送方向別
に故障の種別を定めることか可能となっている。Note that the injection circuit TICB has a third
Two sets of the configuration shown in the figure are used in opposite directions, making it possible to determine the type of failure for each transmission direction.
第４図は、タイミング信号（ｂ）の発生状況を示すタイ
ミングチャートであり、アドレス信号（−）によシ示さ
れるアドレスがＮ 、Ｎ＋１ 、Ｎ＋２．・・・φを反
復するのに応じ、アドレス設定回路ＡＤＳによシアドレ
スＮ＋２を設定したものとすれば、タイミング指定回路
ＴＡＰにより単発状態を指定したとき、アドレス信号Ｃ
ａ＞がＮ−）−２となるのにしまたかいタイミング信Ｍ
（ｂｔ）が１回のみ生じ、同様に反復状態を指定したと
きは、アドレス信号（ａ）がＮ＋２となる匹毎にタイミ
ング信号（ｂ２）が反復して生じ、同様に八人状態を指
定したときには、アドレス信号（ａ）が最初にＮ＋２と
なったとき以降、連続的にタイミング回路号（ｂ３）が
生ずるものとなっておシ、これによって、故障を注入す
べきタイミングの状態が自在に設定されるものとなって
いる。FIG. 4 is a timing chart showing the generation status of the timing signal (b), in which the addresses indicated by the address signal (-) are N1, N+1, N+2, . ...Assuming that the address setting circuit ADS is set to the sea address N+2 in accordance with the repetition of φ, when the single-shot state is specified by the timing specifying circuit TAP, the address signal C
Since a> becomes N-)-2, the timing signal M
When (bt) occurs only once and similarly specifies a repeating state, the timing signal (b2) is generated repeatedly for every animal whose address signal (a) becomes N+2, and similarly specifies an eight-person state. Sometimes, the timing circuit code (b3) occurs continuously after the address signal (a) becomes N+2 for the first time, and as a result, the timing state at which a fault should be injected can be freely set. It has become something that will be done.
第５図は、タイミング回路ＴＭＧおよびタイミング指定
回路ＴＡＰの具体例を示すブロック図であシ、一致信号
（ＥＱＵ ）が”１″として寿えら九ると、ＪＫ形のフ
リップフロップ回路（以下、ＦＦＣ）ＦＦＩがクロック
パルス（ＣＰＩ）の立下りに応じてセットされ、タイミ
ング信号（ｂ）を１＃とじて送出するが、ロータリスイ
ッチＳＷｉにより接点１を選択し、単発状態としておけ
ば、抵抗器Ｒ１を経て印加されている電源ＥがＯＶへ接
続され、インバータｌＮｌ２の出力が１１”へ転じ、こ
れをＦＦＣ−ＦＦ２のデータ入力りへ掬えるため、タイ
ミング信号（ｂ）が“１＃となった後において、プロセ
ッサＣＰＵの出力ＡＬＥが”０″から“１″へ転すると
、ＡＮＤゲートＧ１２の出力が”１″となり、これをＦ
ＦＣ” ＦＦ２のトリガ入力Ｔへ与えることによシＦＦ
Ｃ−ＦＦ２がセットされ、出力すを”Ｏ″へ転じ、ＯＲ
ゲートＧ１３を介してＦＦＣ−ＦＦ１をリセットするも
のとなυ、以後、ＦＦＣ・ＦＦ２の出力すおよびタイミ
ング信号（ｂ）が”０″を維持するため、タイミング信
号（ｂ）が第４図（ｂｌ）のとおシ１回のみ送出さフす
る。FIG. 5 is a block diagram showing a specific example of the timing circuit TMG and the timing designation circuit TAP. ) FFI is set in response to the falling edge of the clock pulse (CPI) and sends out the timing signal (b) as 1#. The power supply E applied through is connected to OV, the output of inverter lNl2 changes to 11", and this can be scooped into the data input of FFC-FF2, so the timing signal (b) becomes "1#". Later, when the output ALE of the processor CPU changes from "0" to "1", the output of the AND gate G12 becomes "1", which is
FC" by applying it to the trigger input T of FF2
C-FF2 is set, the output is changed to "O", and OR
The FFC-FF1 is reset through the gate G13. After that, the output of the FFC-FF2 and the timing signal (b) maintain "0", so the timing signal (b) becomes the same as shown in FIG. ) is sent only once.
まだ、ロータリスイッチＳＷＩによ多接点２を選択し、
反復状態としておけば、抵抗器Ｒ２を介して印加されて
いる電源ＥがＱＶへ接続さＪＬｌ インバータｌＮ１３
の出力が”１″となり、ＡＮＤゲーグーｌｌをオン状態
とするため、一致信号（ＥＱＵ ）が”ｏ″へ復したと
きにインバータｌＮ１１の出力が”１″へ転じ、これが
ＡＮＤゲーグーＧｌｌを介し一’ＣＦＦＣ−ＦＦ１ Ｏ
人力にへ与えられるものとな勺、クロックパルス（ＣＰ
りの立下ヤに応じてＦＦＣ・ＦＦｌがリセットされ、−
致仏号（ＥＱＵ）が生ずる度毎にセット・リセットをｔ
−Ｊなうため、タイミング信号（１））が第４図（ｂ２
）のとおり反復１，７て送出される。Still, select multi-contact 2 for rotary switch SWI,
If the state is set to repeat, the power supply E applied through the resistor R2 is connected to the QV inverter IN13.
The output of the inverter IN11 becomes "1" and turns on the AND game Gll, so when the match signal (EQU) returns to "o", the output of the inverter IN11 changes to "1", and this turns on through the AND game Gll. 'CFFC-FF1 O
Clock pulse (CP) is the most important thing given to human power.
FFC and FFl are reset according to the falling edge of -
Set/reset every time the EQU occurs.
-J now, timing signal (1)) is changed to Fig. 4 (b2
) is sent after repetitions 1 and 7.
以上に対し、０−タリスイッチＳＷ１によシ接点３を選
択１−７、永久状態とし、ておけば、インバータｌＮｌ
２ ＋ ｌＮ１３の出力がいずれも′０″となシ、ＡＮ
ＤゲートＧ１１の出力が０″、ＦＦＣ−ＦＦ２の出力可
が１″へ各々固定されるため、ＦＦＣ−ＦＦＩは一旦セ
ットされれば、との状態を保持し、タイミング信号（ｂ
）が第４図（ｂ３）のとおυ連続的に送出される。For the above, if the 0-tally switch SW1 selects 1-7 and sets the contact 3 in a permanent state, the inverter lNl
2 + lN13 outputs are all '0'', AN
Since the output of D gate G11 is fixed to 0'' and the output enable of FFC-FF2 is fixed to 1'', once FFC-FFI is set, it maintains the state and the timing signal (b
) are continuously transmitted as shown in FIG. 4 (b3).
一方、スイッチＳＷ２をオンとすれば、抵抗器Ｒ３を介
して印加されていた電源ＥがＯｖへ接続され、バッファ
ＢＡ１１の出力がｌＯ＃へ転じ、ＯＲゲートＧ１３を介
してＦＦＣ−ＦＦｌのクリア入力ＣＬを″０＃へ固定す
るため、ＦＦＣ−ＦＦＩがリセットされたままとなセル
タイミング信号（ｂ）がＯ″を維持し、正常状態が設定
される。On the other hand, when the switch SW2 is turned on, the power supply E applied via the resistor R3 is connected to Ov, the output of the buffer BA11 is changed to lO#, and the clear input of FFC-FFl is input via the OR gate G13. In order to fix CL to "0#", the cell timing signal (b) maintains O" while the FFC-FFI remains reset, and a normal state is set.
したがって、簡単な構成によシ、任着な条件の故障注入
が自在となシ、電子機器ＥＮＥの動作状況を完全に確認
することが容易に行なえると共Ｋ。Therefore, with a simple configuration, it is possible to freely inject failures under arbitrary conditions, and it is easy to completely check the operating status of the electronic equipment ENE.
注入装置’ｒｆＥ内にメモリを有さす、電子機器ＥＮＥ
からのプログラムおよびデータの転送を必要としないた
め、電子機器ＥＮＥの動作状況確昭に狭する時間が大幅
に短縮される。Electronic device ENE with memory in injection device 'rfE
Since there is no need to transfer programs and data from the electronic device ENE, the time required to confirm the operating status of the electronic device ENE is greatly reduced.
ただし、ＮＡＮＤゲートグー１ ＊ Ｇ８２、ＧＢＩ〜
ＧＢ４等は、同様の機能を有する他のゲートを用いても
よく、プロセッサＣＰＵ０代シにプロセッサを含むマイ
クロコンピュータ等を適用しても同様であシ、第３図お
よび第５図の構成は条件に応じた選定が任意である咎、
種々の変形が自在である。However, NAND gate goo 1 * G82, GBI ~
GB4 etc. may use other gates having similar functions, and the same applies even if a microcomputer including a processor is applied to the processor CPU 0. The configurations shown in FIGS. 3 and 5 are the conditions. The fault is that the selection according to the
Various modifications are possible.
以」二の説明により明らかなとおり本発明によれば、簡
単かつ安価な構成によシ、任意な条件の故障注入が自在
に行なえると共に１プログラムおよびデータの転送を必
要とせず、操作の簡略化ならびに所要時間の短縮が実現
し、プロセッサを備える電子機器の動作状況確認上、顕
著な効果が得られる。As is clear from the following explanation, according to the present invention, with a simple and inexpensive configuration, fault injection under arbitrary conditions can be freely performed, and there is no need to transfer one program or data, simplifying the operation. This makes it possible to reduce the amount of time required for processing and to reduce the amount of time required, and has a significant effect on checking the operating status of electronic devices equipped with processors.
第１図は従来例のブロック図、第２図以降は本発明の実
施例を示し、第２図は全構成のブロック図、第３図は注
入回路の基本構成を示すブロック図、第４図はタイミン
グ信号の発生状況をＲ＜すタイミングチャート、第５図
はタイミング回路およびタイミング指定回路の具体例を
示すブロック図である。
ＫＡＰＩＩＩ 、ＫＡＰａ ” ” ” ’種別指定回
路、Ｇ８１．Ｇ８２、ＧＢＩ 〜Ｇ９４−−−− ＮＡ
ＮＤゲート（ゲート回路）、ＴＩＣ，、ＴＩＣＢ・・・
・注入回路（故障注入回路）、ＳＷＢ −−−−単方向
バスライン、ＢＷＢ−・１１−双方向バスライン、ＣＰ
Ｕ−・・−プロセッサ、ＡＤＳ・・−・アドレス設定回
路、ＡＧＤ・・・・−数構出回路、ＴＡＰ −−・−タ
イミング指定回路、ＴＭＧ・・・・タイミング回路、（
ａ）・・・・アドレス信号、（ｂ）・・・・タイミング
信号、（ＥＱＵ）・・・・一致信号。
特許出願人 日 本 国 有 鉄 道
株式会社京三製作所
代理人 山川政樹（ほか１名）
−２２（
＋ＥＯＵ
（ＣＰ＋１
第３図
（ＡＬＥ
第４図
＋ｂ３１Ｊ−−− −−−
第５図Fig. 1 is a block diagram of a conventional example, Fig. 2 and subsequent figures show embodiments of the present invention, Fig. 2 is a block diagram of the entire structure, Fig. 3 is a block diagram showing the basic structure of the injection circuit, and Fig. 4 5 is a timing chart showing the generation status of timing signals, and FIG. 5 is a block diagram showing a specific example of a timing circuit and a timing specifying circuit. KAPIII, KAPa `` `` '''Type designation circuit, G81.G82, GBI ~ G94 ----- NA
ND gate (gate circuit), TIC, TICB...
・Injection circuit (fault injection circuit), SWB---unidirectional bus line, BWB-・11-bidirectional bus line, CP
U--Processor, ADS--Address setting circuit, AGD--Number configuration circuit, TAP--Timing designation circuit, TMG--Timing circuit, (
a) Address signal, (b) Timing signal, (EQU) Match signal. Patent applicant: Japan National Railway Co., Ltd. Kyosan Seisakusho Agent: Masaki Yamakawa (and 1 other person) -22 (+EOU (CP+1) Figure 3 (ALE Figure 4 + b31J --- --- Figure 5
Claims (1)
指定回路と、故障を注入すべきアドレスを設定するアド
レス設定回路と、該アドレス設定回路の出力とプロセッ
サからのアドレス信号との一致を検出し一致信号を送出
する一致検出回路と、故障を注入すべきタイミングの状
態を指定するタイミング指定回路と、該タイミング指定
回路の出力と前記一致信号とに基づきタイミング信号を
送出するタイミング回路と、前記種別信号を前記タイミ
ング信号に応じて通過させるゲート回路と、該ゲート回
路からの前記種別信号にしたがい入力データを所定の論
理値として送出する前記プロセッサからのパスライン中
へ挿入された故障注入回路とからなることを特徴とする
故障注入装置。A type designation circuit that sends a type signal corresponding to the type of fault to be injected, an address setting circuit that sets the address to which the fault should be injected, and a match between the output of the address setting circuit and the address signal from the processor is detected. a coincidence detection circuit that sends out a coincidence signal; a timing specification circuit that specifies a timing state at which a fault should be injected; a timing circuit that sends out a timing signal based on the output of the timing specification circuit and the coincidence signal; a gate circuit that passes a type signal in accordance with the timing signal; and a fault injection circuit inserted into a path line from the processor that sends input data as a predetermined logical value in accordance with the type signal from the gate circuit. A fault injection device characterized by comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124196A JPS6017542A (en) | 1983-07-08 | 1983-07-08 | Fault injection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124196A JPS6017542A (en) | 1983-07-08 | 1983-07-08 | Fault injection device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6017542A true JPS6017542A (en) | 1985-01-29 |
Family
ID=14879359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58124196A Pending JPS6017542A (en) | 1983-07-08 | 1983-07-08 | Fault injection device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017542A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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