JPS60227543A - Unique word detecting device - Google Patents

Abstract

PURPOSE:To simplify the constitution of the titled device by extracting sequentially each reception data, expanding it into two parallel data and detecting a unique word signal in parallel as to the expanded parallel reception data so as to detect the unique word signal at a high speed. CONSTITUTION:A 1/2 frequency divider circuit 1-1 of a parallel expansion circuit 1 of a unique word (UW) detector frequency-divides a clock CLK in synchronizing with a reception data into two kinds of clocks different from 180 deg. and the reception data is extracted alternately by FFs 1-2-1-5 based on the clocks. The extracted reception data are stored sequentially in shift registers 2-1-2-4 (where 2-1, 2-3 n-bit and 2-2, 2-4 n+1-bit). Exclusive OR circuits 3-1-3-4 apply logical operation of each bit between the output of the registers 2-1-2-4 and a UW pattern from a UW pattern generator 5. Then adders 7-1-7-2 and comparators 8-1-8-2 detect the reception data and the UW pattern in parallel and detect the UW signal at a high speed.

Description

【発明の詳細な説明】 （発明の技術分野） 本発明はユニークワード検出装置、特に衛星通信システ
ム等を用いて受信した信号を復調し、該復調した受信デ
ータを１つ毎に逐次抽出して２つの並列受信データに展
開し、該展開した並列受信データについてユニークワー
ド信号（以下ＵＷ信号という）の検出を夫々並列に行う
ことによって高速処理を可能とするユニークワード検出
装置に関するものである。[Detailed Description of the Invention] (Technical Field of the Invention) The present invention demodulates a received signal using a unique word detection device, particularly a satellite communication system, etc., and sequentially extracts the demodulated received data one by one. The present invention relates to a unique word detection device that enables high-speed processing by expanding two parallel received data and detecting unique word signals (hereinafter referred to as UW signals) in parallel for each of the expanded parallel received data.

（技術の背景と問題点） 衛星通信システムｉ用いて所定のデータ等を受信するに
は、受信された信号中に含まれるＵＷ倍信号検出してデ
ータ等が送信開始される時間基準等を決定する必要があ
る。該ＵＷ倍信号検出する際に高速に処理を行うと共に
低消費電力化することが望まれている。(Technical background and problems) In order to receive specified data etc. using the satellite communication system i, it is necessary to detect the UW double signal included in the received signal and determine the time standard etc. at which data etc. start to be transmitted. There is a need to. It is desired to perform high-speed processing and reduce power consumption when detecting the UW multiplied signal.

従来、ＵＷ倍信号検出するのに前記受信データをシリア
ル・パラレル変換した後、該パラレルの形に変換した受
信データをアドレスとしてＲＯＭに入力することが行−
われでいた。該ＲＯＭを用いた装置はＵＷ倍信号ピント
数が例えば８ビツトの如き短い場合には簡単な構成とな
り、ＵＷ倍信号検出するのに有効である。しかし、ＵＷ
倍信号ビット数が例えば２４ビツトと多くなると共に、
高速化例えば４０　Ｍ　ｂ　ｐ　ｓ上ともなると低消費
電力である０ＭＯ３を用いてＬＳＩ化することが困難と
なってしまうという問題点があった。Conventionally, in order to detect a UW multiplied signal, the received data is serial-to-parallel converted and then the received data converted to parallel form is input to the ROM as an address.
It was us. A device using this ROM has a simple configuration when the number of UW multiplied signal focuses is short, such as 8 bits, and is effective in detecting the UW multiplied signal. However, U.W.
As the number of signal bits increases to, for example, 24 bits,
When the speed is increased to, for example, 40 Mbps, there is a problem in that it becomes difficult to implement LSI using OMO3, which has low power consumption.

また、　シフトレジスタを用いて前記受信データをパラ
レルの形のイｉ号に変換した後、該パラレル信号と基準
となるＵＷ倍信号の不一致を検出し、該不一致のビット
数が所定値よりも小さい場合にＵＷ倍信号検出されたと
判別するユニークワード検出装置があった。該装置を低
消費電力である０ＭＯ３を用いてＬＳＩ化した場合等に
は、該性質上高速処理を行うには限界が存在するという
問題点があった。また、高速処理を行うのに並列処理を
行うことが考えられるが、単にシフトレジスタ等を用い
て前記受信データを並列信号に変換した後、処理等を行
ってＵＷ倍信号検出しようとする場合には、例えば前記
シフトレジスタは元となる受信データのクロック周波数
と同一の周波数により動作させなければならないという
種々の問題点があった。Further, after converting the received data into parallel type I/I using a shift register, a mismatch between the parallel signal and a reference UW multiplied signal is detected, and the number of bits of the mismatch is smaller than a predetermined value. There is a unique word detection device that determines when a UW double signal is detected. When the device is implemented as an LSI using OMO3, which has low power consumption, there is a problem that there is a limit to high-speed processing due to the nature of the device. In addition, parallel processing may be used to perform high-speed processing, but if the received data is simply converted into a parallel signal using a shift register, etc., and then processing is performed to detect the UW multiplied signal. However, there are various problems in that, for example, the shift register must be operated at the same frequency as the clock frequency of the original received data.

（発明の目的と構成） 本発明の目的は、前記問題点を解決することにあり、受
信データからＵＷ倍信号検出する際に、受信データを１
つ毎に逐次抽出して２つの並列受信データに展開し、該
展開した並列受信データについてユニークワード信号の
検出を夫々並列に行うことにより、高速にＵＷ倍信号検
出することにある。そのため、本発明のユニークワード
検出装置は、受信データからユニークワードを検出する
ユニークワード検出装置において、前記受信データに同
期したクロック信号の周波数を二分の−に逓減すると共
に１８（１度位相の異なる２種のクロ・７り信号を分周
する分周回路と、該分周回路から出力された２種のクロ
ック信号に基づいて前記受信データから交互にデータを
夫々抽出する抽出回路と、該抽出回路によって抽出され
たデータを順次格納するｎビットシフトレジスタおよび
（ｎ＋１）ビットシフトレジスタと、該ｎビットシフト
レジスタおよび（ｎ＋１）ビットシフトレジスタから出
力した所定のｎビット分の並列データと基準となるＵＷ
バクーンとの夫々のビットについて排他的論理和を演算
する排他的論理和回路と、該排他的論理和回路から出力
した各ビットについての情報に基づいて前記受信データ
と前記基準となるＵＷパターンとの一致・、不一致ビッ
トの総数を加算する加算回路と、′該加算回路から出力
された一致・不一致ビットの総数が所定のトレランス範
囲内にある場合にＵＷ検出信号を送出する比較回路とを
少なくとも備えることを特徴としている。(Object and Structure of the Invention) An object of the present invention is to solve the above-mentioned problems, and when detecting a UW multiplied signal from received data, the received data is
The object of the present invention is to detect a UW multiplied signal at high speed by sequentially extracting each word and expanding it into two parallel received data, and detecting a unique word signal in parallel for each of the expanded parallel received data. Therefore, in the unique word detection device of the present invention, which detects a unique word from received data, the frequency of a clock signal synchronized with the received data is decreased by half, and the frequency of a clock signal synchronized with the received data is a frequency divider circuit that divides the frequency of two types of clock signals and a frequency divider circuit; an extraction circuit that alternately extracts data from the received data based on the two types of clock signals output from the frequency divider circuit; and the extraction circuit. An n-bit shift register and an (n+1)-bit shift register that sequentially store data extracted by the circuit, and predetermined n-bit parallel data output from the n-bit shift register and (n+1)-bit shift register serve as a reference. U.W.
and an exclusive OR circuit that calculates an exclusive OR for each bit of Bakun, and a combination of the received data and the reference UW pattern based on information about each bit output from the exclusive OR circuit. At least includes an adder circuit that adds up the total number of match/mismatch bits, and a comparison circuit that sends out a UW detection signal when the total number of match/mismatch bits output from the adder circuit is within a predetermined tolerance range. It is characterized by

（発明の実施例） 以下図面を参照しつつ本発明の詳細な説明する。(Example of the invention) The present invention will be described in detail below with reference to the drawings.

第１図は本発明の１実施例構成図、第２図は第１図図示
本発明の１実施例構成の動作を説明する説明図を示す。FIG. 1 is a configuration diagram of one embodiment of the present invention, and FIG. 2 is an explanatory diagram illustrating the operation of the configuration of one embodiment of the present invention shown in FIG. 1.

図中、１は並列展開回路、１−１は１／２分周回路、１
−２ないし１−５はＤ−ＦＦ、２−１ないし２−４はシ
フトレジスタ、３−１ないし３−４は排他的論理和回路
、５はＵＷパターン発生器、６−１ないし６−４．７−
１．７−２は加算器、８−１．８−２は比較器、９はト
レランス発生器、１０−１．１０−２は論理積回路を表
す。In the figure, 1 is a parallel expansion circuit, 1-1 is a 1/2 frequency divider circuit, 1
-2 to 1-5 are D-FFs, 2-1 to 2-4 are shift registers, 3-1 to 3-4 are exclusive OR circuits, 5 is a UW pattern generator, 6-1 to 6-4 .7-
1.7-2 represents an adder, 8-1.8-2 a comparator, 9 a tolerance generator, and 10-1.10-2 an AND circuit.

第１図において、図中１は並列展開回路であって、復調
された４相ＰＳＫ信号を構成するＩチャネルの受信デー
タとＱチャネルの受信データとをクロック信号（図示Ｃ
ＬＫ信号）を用いて夫々並列データに展開するためのも
のである。該展開するには、図示ＣＬＫ信号を１／２分
周回路１−１によって１７２分周した１８０度位相の異
なる２種のクロック信号を生成し、該生成した２種のり
ロック信号によって■チャネルの受信データとＱチャネ
ルの受信データとを夫々Ｉ）−ＦＦ　（１−２）ないし
Ｄ−ＦＦ（１−５）を用いて順次ラッチすればよい。該
ランチされたデータは前記１／２分周されたクロック信
号によってシフトレジスタ２−１ないし２−４に順次取
り込まれて並列データに展開される。該並列に展開した
データは夫々湘 排他的論理式回路３−１ないし３−４に図示の如きｎビ
ット分のデータを夫々入力する。そして、ＵＷパターン
発生器５によって発生された所定のＵＷパターンと比較
し、不一致であるピントについて例えば′１”なる信号
を加算器６−１ないし６−４に通知する。該加算器６−
１ないし６−４によって加算した結果は更に加算器７−
１．７−２に入力して加算し、その結果は比較器８二１
．８−２に入力される。該比較器８−１．８−２は、入
力された不一致ビットの数がトレランス発生器９によっ
て発生されたシステムに許される不一致ビットの数（以
下トレランスという）よりも小さい場合に、ＵＷ倍信号
検出されたものと判別して図示論理積回路１０−１．１
０−２の入力端子にＨレベルの信号を送出する。論理積
回路１０−１．１０−２は夫々の同期用の１／２分周さ
れたクロ・７り信号によって同期化された形の図示ＵＷ
検出パルスを送出する。以下第２図を用いて動作を詳細
に説明する。In FIG. 1, reference numeral 1 denotes a parallel development circuit, which converts the received data of the I channel and the received data of the Q channel constituting the demodulated 4-phase PSK signal by a clock signal (C
LK signal) to expand the data into parallel data. To develop this, the CLK signal shown in the figure is divided by 172 by the 1/2 frequency divider circuit 1-1 to generate two types of clock signals with 180 degrees different phases, and the two types of generated clock signals are used to divide the frequency of the channel (1). The received data and the Q channel received data may be latched sequentially using I)-FF (1-2) to D-FF (1-5), respectively. The launched data is sequentially taken into the shift registers 2-1 to 2-4 by the 1/2 frequency-divided clock signal and expanded into parallel data. The data expanded in parallel is inputted to exclusive logic formula circuits 3-1 to 3-4, respectively, as n-bit data as shown. Then, it is compared with a predetermined UW pattern generated by the UW pattern generator 5, and a signal of, for example, '1' is notified to the adders 6-1 to 6-4 for the mismatched focus.
The result of addition by 1 to 6-4 is further sent to adder 7-
1. Input to 7-2 and add, and the result is sent to comparator 821.
．． 8-2. The comparator 8-1.8-2 outputs a UW multiplied signal when the number of input mismatch bits is smaller than the number of mismatch bits allowed for the system generated by the tolerance generator 9 (hereinafter referred to as tolerance). The illustrated AND circuit 10-1.1 determines that it has been detected.
Send an H level signal to the input terminals 0-2. The AND circuits 10-1 and 10-2 are synchronized by the 1/2 frequency-divided black and 7 signals for synchronization, respectively.
Send detection pulse. The operation will be explained in detail below using FIG. 2.

第２図において、図中■はＭＣＬＫ信号である。In FIG. 2, ■ in the figure is the MCLK signal.

該ＭＣＬＫ信号■は４相ＰＳＫ信号から復調されたもの
である。The MCLK signal (2) is demodulated from a 4-phase PSK signal.

図中■は前記ＭＣＬＫ信号■を反転したものである。In the figure, ■ is an inverted version of the MCLK signal ■.

図中■はＭＤＡＴＡであって、４相ＰＳＫ信号から復調
されたデータ列であり、第１図図示左端Ｉチャネルのデ
ータ列およびＱチャネルのデータ列例を示す。In the figure, ■ indicates MDATA, which is a data string demodulated from a four-phase PSK signal, and shows examples of a data string of an I channel and a data string of a Q channel at the left end in FIG.

図中■は前記ＭＣＬＫ信号■を反転させかつ１／２に分
周したクロック信号であって、第１図図示１／２分周回
路１−１によって分周したクロック信号を示す。In the figure, ■ is a clock signal obtained by inverting the MCLK signal ■ and dividing the frequency by 1/2, which is a clock signal whose frequency is divided by the 1/2 frequency dividing circuit 1-1 shown in FIG.

図中■は前記クロック信号■を反転させたクロック信号
である。In the figure, ■ is a clock signal obtained by inverting the clock signal ■.

図中■はＭＤＡＴＡ■（第１図図示■チャネルのデータ
）からクロック信号■を用いてＤ−ＦＦ１（１−２）に
よって１つ毎に逐次ランチしたデータ例を示す。このよ
うに１７２分周したクロック信号■を用いてラッチすれ
ばよいため、低速なＣＭＯ３であっても容易に本発明に
係わる回路を構成することができることとなる。In the figure, ■ indicates an example of data that is sequentially launched one by one from MDATA (channel data shown in FIG. 1) by D-FF1 (1-2) using a clock signal ■. Since it is sufficient to latch using the clock signal (2) whose frequency is divided by 172 in this way, it is possible to easily configure the circuit according to the present invention even in a low-speed CMO3.

図中■はＭＤＡＴＡ■（第１図図示Ｉチャネルのデータ
）からクロック信号■を用いてＤ−ＦＦ２　（１−３）
によって１つ毎に逐次ランチしたデータ例を示す。この
ように、前記ＭＤＡＴＡ■（第１図図示Ｉチャンネルの
データ）が１つ毎にＤ−ＦＦＩ（ｌ−２）とＤ−ＦＦ２
　（１−３）によって交互にラッチされることにより、
並列に展開されたデータを得るととができる。同様にし
て第１図図示ＱチャネルのデータはＤ−ＦＦ３　（１−
４）とＤ−ＦＦ４　（１−４）によって１つ毎に交互に
ランチされる。■ in the figure is D-FF2 (1-3) using the clock signal ■ from MDATA ■ (I channel data shown in Figure 1).
An example of data that is sequentially launched one by one is shown below. In this way, each MDATA (data of the I channel shown in FIG. 1) is D-FFI (l-2) and D-FF2.
By being alternately latched by (1-3),
You can get data expanded in parallel. Similarly, the data of the Q channel shown in FIG.
4) and D-FF4 (1-4) alternately.

図中■ないし■は、１／２分周したクロック信号■およ
び■によってシリアルの形の■チャネルのデータおよび
Ｑチャネルのデータを１つ毎に逐次並列データに展開す
るため、該展開時の位相によって生しる全ての前記並列
展開データの組合わせについて表示したものである。図
中“Ａ″は第１図図示ｎビットからなるシフトレジスタ
２−１およびシフトレジスタ２−３に取り込まれる夫々
のデータ例を示す。“Ｂ”および“Ｂ”は第１図図示ｎ
ビットットからなるシフトレジスタ２−２およびシフト
レジスタ２−４に取り込まれる夫々のデータ例を示し、
“Ｂ”は当該シフトレジスタ２−２あるいは２−４のと
ソトＯないしｎに格納されるデータを示し、”Ｂ”は当
該シフトレジスタ２−２および２−４のビット１ないし
ｎ＋１に格納されるデータ、即ち１ビツトずれたデータ
を示す。また、第２図図中の数字“０．１．２・・・・
”はＵＷ倍信号２４ビツトとした場合の受信データ例を
示し、該場合には前記“ｎ”は１２ビツトとなる。■ to ■ in the figure indicate the phases at the time of expansion, since the data of the serial ■ channel and the data of the Q channel are sequentially expanded into parallel data one by one using the clock signals ■ and ■ whose frequency is divided by 1/2. This is a display of all the combinations of the parallel expansion data generated by. In the figure, "A" indicates an example of data taken into the shift register 2-1 and the shift register 2-3 each consisting of n bits shown in FIG. “B” and “B” are shown in Figure 1.
Examples of data taken into the shift register 2-2 and shift register 2-4 each consisting of bits are shown.
"B" indicates data stored in bits 0 to n of the shift register 2-2 or 2-4, and "B" indicates data stored in bits 1 to n+1 of the shift register 2-2 and 2-4. In other words, it shows data that is shifted by 1 bit. Also, the numbers in Figure 2 “0.1.2...
” indicates an example of received data when the UW multiplied signal is 24 bits, and in this case, “n” is 12 bits.

図中■はＳＲＩの状態（第１の組合わせ状態）を示す。In the figure, ■ indicates the state of SRI (first combination state).

これは、第１図図示Ｄ−ＦＦＩ−２ないし１−５によっ
て第２図図示■および■の如き形のデータがランチされ
た場合に、クロック信号■の立ち上がりで順次第１図図
示シフトレジスタ２−１ないし２−４に格納されたデー
タ例を示す。When data in the form shown in FIG. 2 and shown in FIG. 2 is launched by D-FFI-2 to 1-5 shown in FIG. An example of data stored in -1 to 2-4 is shown.

該場合にはシフトレジスタ２−１および２−２のビット
０ないしｎに格納されている並列展開した相 有意なデータが排他的論理、回路３−１に人力される。In this case, the parallel significant data stored in bits 0 to n of shift registers 2-1 and 2-2 are input to exclusive logic circuit 3-1.

また、同様にシフトレジスタ２−３および２カされる。Similarly, shift registers 2-3 and 2 are used.

そして、シフトレジスタ２−２および２−４のビット１
ないしｎ＋１に格納されている並列展開されたデータは
当該場合には有意なデー刹 夕ではないため、たとえ堤他的論馬胛路３−２．３−４
に入力されても）ＵＷ倍信号検出することはない。And bit 1 of shift registers 2-2 and 2-4
Since the parallel expanded data stored in n+1 is not a significant data set in this case, even if it is
even if the UW signal is input to the UW signal).

同様にして第２ないし第４の組合わせである図中■ない
し■は夫々シフトレジスタ２−１ないし２−４に格納さ
れた並列展開されたデータ例を示す。′該図示データ例
の如きものが有意な並列展開されたデータ例であり、該
有意なデータを人力さ細 れた排他的論理ｒ路３−１ないし３−４がＵ、Ｗパター
ン発生器５から供給された所定のＵＷパターンと一致が
事実上演算されて、加算器６−１ないし６−４に入力さ
れることとなる。Similarly, the second to fourth combinations ``■'' to ``■'' in the figure indicate examples of parallel expanded data stored in the shift registers 2-1 to 2-4, respectively. 'The illustrated data example is a meaningful example of parallel expanded data, and the exclusive logic r paths 3-1 to 3-4 that are manually processed by the U and W pattern generators 5 A match with a predetermined UW pattern supplied from the UW pattern is actually calculated and inputted to the adders 6-1 to 6-4.

枦 例えば前記ＳＲＩ■の場合には、排他的論理６回路３−
１および３−３に入力したデータが有意なか ものであるから、該排他的論理八回路３−１．３−３は
入力された並列展開されたデータとＵＷパターン発生器
５から入力された基準となるＵＷパターンとの排他的論
理和を事実上演算する。該演算結果を夫々加算器６−１
および６−３に通知し、不一致ピントの総数が夫々加算
される。そして、該加算した総数は更に加算器７−１に
通知され、■チャネルおよびＱチャネルのデータとＵＷ
パターンとの不一致ビットの総数がめられる。該総数が
比較器８−１に通知され、トレランス発生器９から出力
された所定のトレランスよりも小さい場合に図示論理積
回路１０−１にＨレヘルの信号が送出される。該論理積
回路１０−１はクロック信号■に同期した形でＵＷ検出
パルスを送出する。For example, in the case of the above-mentioned SRI■, six exclusive logic circuits 3-
Since the data input to 1 and 3-3 are significant, the exclusive logic circuit 3-1.3-3 uses the input parallel expanded data and the reference input from the UW pattern generator 5. In effect, the exclusive OR with the UW pattern is calculated. The calculation results are added to an adder 6-1.
and 6-3, and the total number of mismatched focuses is added. Then, the added total number is further notified to the adder 7-1, and the data of channel and Q channel and UW
The total number of bits that do not match the pattern is counted. The comparator 8-1 is notified of the total number, and if it is smaller than the predetermined tolerance output from the tolerance generator 9, an H level signal is sent to the illustrated AND circuit 10-1. The AND circuit 10-1 sends out a UW detection pulse in synchronization with the clock signal (2).

同様にＳＲ２ないしＳＲ４の場合にも不一致のビット数
がトレランスよりも小さい場合には、１〇−１あるいは
１０−２からＵＷ検出パルスが送出される。Similarly, in the case of SR2 to SR4, if the number of mismatched bits is smaller than the tolerance, a UW detection pulse is sent from 10-1 or 10-2.

（発明の効果） 以上説明した如く、本発明によれば、受信データからＵ
Ｗ倍信号検出する際に、受信データを１つ毎に逐次抽出
して２つの並列受信データに展開し、該展開した並列受
信データについてユニークワード信号の検出を夫々別個
に並列に行っているため、高速にＵＷ倍信号検出するこ
とができる。(Effects of the Invention) As explained above, according to the present invention, U
When detecting the W-fold signal, the received data is extracted one by one and expanded into two parallel received data, and unique word signals are detected separately and in parallel for each of the expanded parallel received data. , UW multiplied signals can be detected at high speed.

特に低消費電力化に適したＣＭＯ３を用いてＬＳＩ化す
る際に、並列展開しない場合に各素子の配線長等によっ
て生じる゛高速化の限界が存在するけれども、該並列に
展開した受信データを用いてＵＷ倍信号検出を行うため
、前記限界を超えた速度によってＵＷ倍信号検出するこ
とが可能となる。In particular, when creating an LSI using CMO3, which is suitable for reducing power consumption, there is a limit to speedup due to the wiring length of each element if parallel expansion is not performed, but using the received data expanded in parallel, Since the UW multiplied signal is detected at a speed exceeding the above-mentioned limit, it becomes possible to detect the UW multiplied signal.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の１実施例構成図、第２図は第１図図示
本発明の１実施例構成の動作を説明する説明図を示す。 図中、■は並列展開回路、１−１は１７２分周回路、１
−２ないし１−５はＤ−、ＦＦ、２−１ないし２−４は
シフトレジスタ、３−１ないし３−４は排他的論理和回
路、５はＵＷパターン発生器、６−１ないし６−４．７
−１．７−２は加算器、８−１．８−２は比較器、９は
トレランス発生器、１０−１．１０−２は論理積回路を
表す。 特許出願人　富士通株式会社 代理人弁理士　森１）寛（外１名）FIG. 1 is a configuration diagram of one embodiment of the present invention, and FIG. 2 is an explanatory diagram illustrating the operation of the configuration of one embodiment of the present invention shown in FIG. 1. In the figure, ■ is a parallel expansion circuit, 1-1 is a 172 frequency division circuit, 1
-2 to 1-5 are D-, FF, 2-1 to 2-4 are shift registers, 3-1 to 3-4 are exclusive OR circuits, 5 is a UW pattern generator, 6-1 to 6- 4.7
-1.7-2 represents an adder, 8-1.8-2 a comparator, 9 a tolerance generator, and 10-1.10-2 an AND circuit. Patent applicant Hiroshi Mori (1 other person), Fujitsu Ltd. agent patent attorney

Claims (1)

【特許請求の範囲】[Claims] 受信データからユニークワードを検出するユニークワー
ド検出装置において、前記受信データに同期したクロッ
ク信号の周波数を二分の−に逓減すると共に１８０度位
相の異なる２種のクロック信号を分周する分周回路と、
該分周回路から出力された２種のクロック信号に基づい
て前記受信データから交互にデータを夫々抽出する抽出
回路と、該抽出回路によって抽出されたデータを順次格
納するｎビットシフトレジスタおよび（ｎ＋１）ビット
シフトレジスタと、該ｎビットシフトレジスタおよび（
ｎ＋１）ビットシフトレジスタから出力した所定のｎビ
ン１分の並列データと基準となるＬＩＷパターンとの夫
々のピントについて排他的論理和を演算する排他的論理
和回路と、該排他的論理和回路から出力した各ビットに
ついての情報に基づいて前記受信データと前記基準とな
るＵＷパターンとの一致・不一致ビットの総数を加算す
る加算回路と、該加算回路から出力された一致・不一致
ビットの総数が所定のトレランス範囲内にある場合にＵ
Ｗ検出信号を送出する比較回路とを少なくとも備えるこ
とを特徴とするユニークワード検出装置。A unique word detection device for detecting a unique word from received data includes a frequency dividing circuit that reduces the frequency of a clock signal synchronized with the received data by half and divides the frequency of two types of clock signals that are 180 degrees different in phase. ,
an extraction circuit that alternately extracts data from the received data based on two types of clock signals output from the frequency dividing circuit; an n-bit shift register that sequentially stores the data extracted by the extraction circuit; ) bit shift register, the n bit shift register and (
n+1) An exclusive OR circuit that calculates an exclusive OR for each focus of the predetermined n bin 1 worth of parallel data output from the bit shift register and a reference LIW pattern, and from the exclusive OR circuit. an adder circuit that adds the total number of match/mismatch bits between the received data and the reference UW pattern based on information about each output bit; and a predetermined total number of match/mismatch bits output from the adder circuit. U if within the tolerance range of
A unique word detection device comprising at least a comparison circuit that sends out a W detection signal.