JP2811671B2 - Synchronous signal detection device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、同期信号検出装置、特に高速で入力され
るシリアル信号列から同期信号を検出する同期信号検出
装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronization signal detection device, and more particularly to a synchronization signal detection device that detects a synchronization signal from a serial signal sequence input at high speed.
従来、高速（例えば64MbPS）で入力されるシリアル信
号列から、同期信号のデータパターンを検出するに際し
ては、上述のシリアル信号列をシフトレジスタに入力
し、高速でデータパターンの一致検出を行うことが一般
的であった。Conventionally, when detecting a data pattern of a synchronizing signal from a serial signal sequence input at a high speed (for example, 64 MbPS), it is necessary to input the above-described serial signal sequence to a shift register and perform high-speed data pattern matching detection. Was common.
上述したような従来技術にあっては、高速の論理回路
（ECL）を使用しなければならず、もし同期信号のデー
タパターンが長い場合或いは、一致検出のアルゴリズム
が複雑な場合には、上述の論理回路（ECL）を構成する
上で種々の問題点があった。即ち、論理回路（ECL）を
ディスクリートで組み立てるにしても或いはゲートアレ
イ化,IC化するにしても、装置が大型化するのみなら
ず、集積度が不足し、更に消費電力が過大になるという
問題点があり、これら問題点の改善が望まれていた。In the prior art as described above, a high-speed logic circuit (ECL) must be used, and if the data pattern of the synchronization signal is long or the algorithm for matching detection is complicated, the above-described technique is used. There have been various problems in configuring a logic circuit (ECL). That is, whether the logic circuit (ECL) is assembled discretely, or is formed into a gate array or an IC, not only the device becomes large, but also the degree of integration becomes insufficient and the power consumption becomes excessive. Therefore, improvement of these problems has been desired.
従って、この発明の目的は、高速で入力されるシリア
ル信号列中で、短いデータパターンの検出を前もって行
うことにより、シリアル信号列中の同期信号のデータパ
ターンの検出を、より低速で行う同期信号検出装置を提
供することにある。Therefore, an object of the present invention is to detect a short data pattern in a serial signal stream input at a high speed in advance, thereby detecting a data pattern of a sync signal in the serial signal stream at a lower speed. A detection device is provided.
この発明は、入力されるシリアルデータ中の特定のデ
ータパターンの同期信号を検出する同期信号検出装置に
おいて、 入力されるシリアルデータをパラレルデータに変換し
て出力するシリアルパラレル変換手段と、 パラレルデータに同期信号のデータパターンが含まれ
る場合に、パラレルデータと同期信号の間の位相関係
を、パラレルデータの上位の複数ビットで且つ同期信号
より少ないビットのデータから検出する位相検出手段
と、 検出された位相に基づいて、パラレルデータの位相を
シフトさせる手段と、 シフトされたデータに基づいて、同期信号の検出を行
う手段とからなり、 シリアルデータをパラレルデータに変換する位相が同
期信号に一致している状態から変換する位相を下位方向
に１ビットずつずらしたときに、上位の複数ビットのデ
ータパターンが互いに異なるように、同期信号のデータ
パターンを選定することを特徴とする同期信号検出装置
である。The present invention relates to a synchronization signal detecting device for detecting a synchronization signal of a specific data pattern in input serial data, a serial-parallel conversion means for converting input serial data into parallel data and outputting the parallel data, Phase detection means for detecting a phase relationship between the parallel data and the synchronization signal from data of a plurality of upper bits of the parallel data and fewer bits than the synchronization signal when a data pattern of the synchronization signal is included; Means for shifting the phase of the parallel data based on the phase, and means for detecting the synchronization signal based on the shifted data, wherein the phase for converting the serial data to parallel data matches the synchronization signal. When the phase to be converted from the current state is shifted one bit at a time in the lower direction, Tsu City of data patterns different from each other, a synchronization signal detection apparatus characterized by selecting the data pattern of the synchronization signal.
高速で入力されるシリアルなデータからパラレルに変
換される。このパラレルに変換されたデータから同期信
号と思われるデータパターン及び同期信号とした場合の
位相が検出される。Serial data input at high speed is converted into parallel data. From the data converted in parallel, a data pattern considered to be a synchronization signal and a phase in the case of a synchronization signal are detected.
上述の検出結果に基づいて、正規の同期信号と思われ
るデータパターンに補正するため、パラレルなデータが
シフトされる。このシフトされたデータパターンと、同
期信号が比較され、一致した場合は、上述の位相差が解
消されたデータパターン〔同期信号〕とデータが出力さ
れる。Based on the above detection result, parallel data is shifted in order to correct the data pattern to be a normal synchronization signal. The shifted data pattern is compared with the synchronization signal, and if they match, a data pattern [synchronization signal] and data are output in which the above-described phase difference has been eliminated.
〔実施例〕 以下、この発明の一実施例について第１図乃至第４図
を参照して説明する。Embodiment An embodiment of the present invention will be described below with reference to FIGS. 1 to 4.
第１図には、同期信号検出装置のブロック図を示す。 FIG. 1 shows a block diagram of a synchronization signal detecting device.
シリアルなデジタルデータの加えられる端子９にはフ
リップフロップ１が接続されており、更にフリップフロ
ップ１乃至フリップフロップ８が縦続接続されている。
そして、フリップフロップ１乃至フリップフロップ８の
夫々の出力が８ビットパラレルの状態でフリップフロッ
プ15に供給されている。A flip-flop 1 is connected to a terminal 9 to which serial digital data is added, and further, flip-flops 1 to 8 are cascaded.
The outputs of the flip-flops 1 to 8 are supplied to the flip-flop 15 in an 8-bit parallel state.
端子９から高速、例えば64MbPSで加えられるシリアル
なデータは、第２図に示すように、１ブロックが同期信
号SYNC（16ビット）＋ID信号（16ビット）＋データ信号
（186×８ビット）の構成とされており、これが連続し
て供給される。尚、この同期信号は、固定データパター
ンであり、ID信号からはアドレスが抽出される。As shown in FIG. 2, one block of the serial data added at a high speed, for example, 64 MbPS from the terminal 9 is composed of a synchronization signal SYNC (16 bits) + ID signal (16 bits) + data signal (186 × 8 bits). This is supplied continuously. The synchronization signal is a fixed data pattern, and an address is extracted from the ID signal.
今、Ｎ番目のブロック（ID信号より抽出されるアドレ
スを、例えばＮとする）のデータが供給されているとす
ると、このデータは、端子10より供給されるクロック信
号CK1に同期して、フリップフロップ１からフリップフ
ロップ８まで取り込まれる。フリップフロップ１乃至フ
リップフロップ８の夫々の出力が同時に取り出されるこ
とで、データはシリアルから８ビットパラレルに変換さ
れ、８ビット分のフリップフロップ15に供給される。ま
たフリップフロップ15からは、８ビットパラレルのデー
タがメモリ11に供給されている。Now, assuming that data of the N-th block (an address extracted from the ID signal is, for example, N) is supplied, this data is synchronized with the clock signal CK1 supplied from the terminal 10 to generate a flip-flop. From the flip-flop 1 to the flip-flop 8. By simultaneously taking out the respective outputs of the flip-flops 1 to 8, the data is converted from serial to 8-bit parallel and supplied to the 8-bit flip-flop 15. The flip-flop 15 supplies 8-bit parallel data to the memory 11.
上述のクロック信号CK1は分周回路12にも供給され、
この分周回路12で1/8の周波数に分周される。この分周
されたクロック信号CK2がフリップフロップ15乃至フリ
ップフロップ19,メモリ11,後述するフリップフロップ25
乃至フリップフロップ28に供給される。The above-described clock signal CK1 is also supplied to the frequency dividing circuit 12,
The frequency is divided by the frequency dividing circuit 12 to 1/8. The frequency-divided clock signal CK2 is supplied to the flip-flops 15 to 19, the memory 11, and the flip-flop 25 described later.
To the flip-flop 28.
分周されたクロック信号CK2に同期して、８ビットパ
ラレルのデータがフリップフロップ15に取り込まれる。
フリップフロップ15に対してフリップフロップ16,17,1
8,19が縦続接続され、フリップフロップ15からフリップ
フロップ19迄上述の分周されたクロック信号CK2に同期
してデータが順次シフトする。フリップフロップ16乃至
フリップフロップ19の夫々の出力は、バレルシフタ13に
32ビットパラレルで供給され、またフリップフロップ19
の上位４ビットのデータ〔以下、４ビットデータと称す
る〕が位相検出器14に供給される。In synchronization with the frequency-divided clock signal CK2, 8-bit parallel data is taken into the flip-flop 15.
Flip-flops 16, 17, 1 for flip-flop 15
8 and 19 are cascaded, and data is sequentially shifted from the flip-flop 15 to the flip-flop 19 in synchronization with the frequency-divided clock signal CK2. Outputs of the flip-flops 16 to 19 are supplied to the barrel shifter 13.
Supplied in 32-bit parallel and flip-flop 19
(Hereinafter referred to as 4-bit data) is supplied to the phase detector 14.
位相検出器14は、同期信号に相当する16ビット全部を
検出の対象とすることなく、入力される４ビットデータ
のみを以て入力されつつあるデータが同期信号の固定デ
ータパターンに該当するか否かを検出するものである。
上述の４ビットデータがもし同期信号の固定データパタ
ーンの一部に該当する場合には、固定データパターン中
における４ビットデータの位置を判断し、第３図Ａに示
す固定データパターンの第１ビットから４ビットデータ
の先頭ビット迄のビット数を補正量CNとして算出する。
そして、この補正量CNに対応する補正信号SCをバレルシ
フタ13,20及びラッチ21に出力する。The phase detector 14 determines whether or not the data being input with only the input 4-bit data corresponds to the fixed data pattern of the synchronization signal without detecting all 16 bits corresponding to the synchronization signal. It is to detect.
If the above 4-bit data corresponds to a part of the fixed data pattern of the synchronization signal, the position of the 4-bit data in the fixed data pattern is determined, and the first bit of the fixed data pattern shown in FIG. The number of bits from to the first bit of the 4-bit data is calculated as the correction amount CN.
Then, a correction signal SC corresponding to the correction amount CN is output to the barrel shifters 13, 20 and the latch 21.
第３図Ａに示すように、同期信号の固定データパター
ンが例えば“0000110010101111"の16ビットとされてい
る場合、適当な位相によってシリアル−パラレル変換さ
れた同期信号の固定データパターンは、第３図Ｂ乃至同
図Ｉに示されているように８種類（P1〜P8）しか存在し
ない。第４図Ａから同図Ｈに示される８種類の位相P1〜
P8の固定データパターンの先頭の４ビットデータは、夫
々が独立したデータパターンであることが判る。従っ
て、この４ビットデータを見れば、同期信号がどのよう
な位相を伴って入っているのかを検出することが可能で
ある。位相検出器14では、供給される４ビットデータを
固定データパターンの一部として検出する。そして、そ
の位相を例えば第３図Ｅに示す位相P4として検出する
と、補正量CN（位相P4の場合は３ビット）を算出し、こ
の補正量CNに対応する補正信号SCをバレルシフタ13,20
及びラッチ21に出力する。上述の補正量CNは、第３図Ａ
に示される同期信号の固定データパターンに於いて、第
１番目のビットから４ビットデータの先頭ビット迄のビ
ット数であり、同図Ｅの位相P4では補正量が３ビットと
なる。As shown in FIG. 3A, when the fixed data pattern of the synchronization signal is, for example, 16 bits of “0000110010101111”, the fixed data pattern of the synchronization signal serial-parallel-converted by an appropriate phase is shown in FIG. There are only eight types (P1 to P8) as shown in FIGS. The eight types of phases P1 to P1 shown in FIGS.
It can be seen that the leading 4-bit data of the fixed data pattern of P8 is an independent data pattern. Therefore, by looking at the 4-bit data, it is possible to detect what phase the synchronization signal is included in. The phase detector 14 detects the supplied 4-bit data as a part of the fixed data pattern. When the phase is detected as, for example, a phase P4 shown in FIG. 3E, a correction amount CN (3 bits in the case of the phase P4) is calculated, and the correction signal SC corresponding to the correction amount CN is output to the barrel shifters 13, 20.
And output to the latch 21. The above correction amount CN is shown in FIG.
Is the number of bits from the first bit to the first bit of the 4-bit data in the fixed data pattern of the synchronization signal shown in FIG. 4A, and the correction amount is 3 bits at the phase P4 in FIG.
尚、第３図Ａの固定データパターンの位相P1〜P8の詳
細が同図Ｂ〜同図Ｉに示されており、第４図Ａ〜同図Ｈ
には各位相P1〜P8に対応する32ビットのデータパターン
と補正量CNの関係が夫々示されている。そして、第３図
Ｂ〜Ｉと、第４図Ａ〜Ｈは夫々対応しているものであ
る。The details of the phases P1 to P8 of the fixed data pattern in FIG. 3A are shown in FIGS. B to I, and FIGS. 4A to H.
Shows the relationship between the 32-bit data pattern corresponding to each of the phases P1 to P8 and the correction amount CN. FIGS. 3B to I correspond to FIGS. 4A to 4H, respectively.
メモリ11は、前述したようにフリップフロップ15から
の８ビットパラレルのデータ、具体的には第２図に示す
１ブロックのデータ〔同期信号16ビット＋ID信号16ビッ
ト＋データ信号186×８ビット〕を記憶するものであ
る。As described above, the memory 11 stores the 8-bit parallel data from the flip-flop 15, specifically, one block of data (synchronous signal 16 bits + ID signal 16 bits + data signal 186 × 8 bits) shown in FIG. It is something to memorize.
前述のようにフリップフロップ15からＮ番目のブロッ
クのデータが８ビットパラレルで出力されると同時に、
メモリ11から１ブロック遅れのデータ、即ち（Ｎ−１）
番目のブロックのデータ（アドレスは（Ｎ−１））がク
ロック信号CK2に同期してフリップフロップ25に供給さ
れる。縦続接続されているフリップフロップ25乃至フリ
ップフロップ28は、前述のフリップフロップ16乃至フリ
ップフロップ19と同様、夫々フリップフロップが８個ず
つ並列に配されている。上述の（Ｎ−１）番目のブロッ
クのデータは、フリップフロップ25からフリップフロッ
プ28まで順次、分周して形成されたクロック信号CK2に
同期してシフトすると共に、各フリップフロップの出力
は、バレルシフタ20に32ビットパラレルで供給される。
またフリップフロップ28からは、８ビットパラレルのデ
ータがバレルシフタ22に供給される。As described above, the data of the N-th block is output in 8-bit parallel from the flip-flop 15, and at the same time,
Data one block delayed from the memory 11, that is, (N-1)
The data of the third block (the address is (N-1)) is supplied to the flip-flop 25 in synchronization with the clock signal CK2. Each of the cascade-connected flip-flops 25 to 28 has eight flip-flops arranged in parallel, similarly to the flip-flops 16 to 19 described above. The data of the (N-1) th block is sequentially shifted from the flip-flop 25 to the flip-flop 28 in synchronization with the clock signal CK2 formed by frequency division, and the output of each flip-flop is a barrel shifter. Supplied in 32-bit parallel to 20.
The flip-flop 28 supplies 8-bit parallel data to the barrel shifter 22.
バレルシフタ13,20は、夫々入力される32ビットのデ
ータと共に、以前に入力されたデータの下位側の７ビッ
トのデータを保持している。そして前述の補正信号SCに
て規定される補正量CNに基づいて32ビットのデータパタ
ーンを決定する。そしてバレルシフタ13,20では、第４
図Ｄに示されるように、前述の補正信号SCにて規定され
る補正量CNの３ビット分、データパターンの範囲をシフ
トすることにより、第３図Ｅに示される位相P4のズレを
解消し、同期信号及びID信号を含むと思われる新たなデ
ータパターンを決定する。この32ビットのデータパター
ンの内上位16ビットは、同期信号と思われる固定データ
パターンであり、下位16ビットは、ID信号と思われるデ
ータである。The barrel shifters 13 and 20 hold the lower-order 7-bit data of the previously input data together with the input 32-bit data. Then, a 32-bit data pattern is determined based on the correction amount CN defined by the above-described correction signal SC. And in barrel shifters 13 and 20, the fourth
As shown in FIG. D, the shift of the phase P4 shown in FIG. 3E is eliminated by shifting the range of the data pattern by 3 bits of the correction amount CN defined by the aforementioned correction signal SC. , A new data pattern that is considered to include a synchronization signal and an ID signal. Of the 32-bit data pattern, the upper 16 bits are a fixed data pattern considered as a synchronization signal, and the lower 16 bits are data considered as an ID signal.
バレルシフタ13,20により夫々設定された上位16ビッ
トの新たなデータパターンが同期信号検出回路23へ供給
され、下位16ビットの新たなデータがID信号検出回路24
に供給される。The new upper 16-bit data pattern set by the barrel shifters 13 and 20 is supplied to the synchronization signal detection circuit 23, and the new lower 16-bit data is transmitted to the ID signal detection circuit 24.
Supplied to
同期信号検出回路23では、バレルシフタ13から供給さ
れる。Ｎ番目のブロックの固定データパターンと、バレ
ルシフタ20から供給される（Ｎ−１）番目のブロックの
固定データパターンをそれぞれ固定データパターン“00
00110010101111"と比較し、一致している時はＨレベ
ル、一致していない時はＬレベルの信号をアンドゲート
29に出力する。In the synchronization signal detection circuit 23, the signal is supplied from the barrel shifter 13. The fixed data pattern of the N-th block and the fixed data pattern of the (N-1) -th block supplied from the barrel shifter 20 are respectively set to the fixed data pattern "00".
00110010101111 ", and when they match, an H level signal is output. When they do not match, an L level signal is AND gated.
Output to 29.
ID信号検出回路24では、バレルシフタ13から供給され
る下位16ビットのデータに基づいてアドレスＮを抽出
し、またバレルシフタ20から供給される16ビットのデー
タに基づいてアドレス（Ｎ−１）を抽出し、このアドレ
ス間の減算〔即ち、Ｎ−（Ｎ−１）＝１〕を行う。この
減算値が１と一致している時はＨレベル、一致していな
い時はＬレベルの信号をアンドゲート29に出力する。The ID signal detection circuit 24 extracts the address N based on the lower 16-bit data supplied from the barrel shifter 13, and extracts the address (N-1) based on the 16-bit data supplied from the barrel shifter 20. , The subtraction between the addresses [that is, N- (N-1) = 1] is performed. An H level signal is output to the AND gate 29 when the subtraction value matches 1, and an L level signal when the subtraction value does not match.
アンドゲート29では、同期信号検出回路23及びID信号
検出回路24の双方からＨレベルの信号が供給されている
時のみＨレベルの信号をラッチ21に出力するとともに同
期信号出力として端子31に出力する。The AND gate 29 outputs an H-level signal to the latch 21 and outputs it to the terminal 31 as a synchronization signal output only when an H-level signal is supplied from both the synchronization signal detection circuit 23 and the ID signal detection circuit 24. .
ラッチ21には、位相検出器14から補正信号SCが常に供
給されており、アンドゲート29からＨレベルの信号が加
えられると、補正量CNの３ビットに対応する補正信号SC
がバレルシフタ22に加えられる。The latch 21 is always supplied with the correction signal SC from the phase detector 14, and when an H-level signal is applied from the AND gate 29, the correction signal SC corresponding to the three bits of the correction amount CN
Is added to the barrel shifter 22.
このバレルシフタ22は、フリップフロップ28より入力
される８ビットのデータと共に、以前に入力された下位
側の７ビットを保持し、この７ビットのデータを次に入
力される８ビットのデータの前に配している。そして前
述の補正信号SCにて規定される補正量CNの３ビットに基
づいてデータの範囲を３ビットシフトし、７ビットのデ
ータの下位３ビットと、８ビットのデータの上位５ビッ
トとにより、新たなデータが作成され、クロック信号CK
2に同期し８ビットパラレルで端子30より取出される。
このようにして（Ｎ−１）番目のブロックのデータが正
しい位相に補正されて出力される。そして、上述の過程
と同様にして、第（Ｎ−１）番目のブロックのデータに
続いて第Ｎ番目、そして（Ｎ＋１）番目と継続してデー
タが出力される。The barrel shifter 22 holds the previously input lower 7 bits together with the 8 bits of data input from the flip-flop 28, and stores the 7 bits of data before the next input 8 bits of data. I have arranged. Then, the data range is shifted by 3 bits based on the 3 bits of the correction amount CN defined by the above-described correction signal SC, and the lower 3 bits of the 7-bit data and the upper 5 bits of the 8-bit data are used. New data is created and the clock signal CK
Synchronized with 2 and taken out from terminal 30 in 8-bit parallel.
In this way, the data of the (N-1) th block is corrected to the correct phase and output. Then, in the same manner as in the above-described process, the data of the (N-1) th block, the Nth data, and the (N + 1) th data are continuously output.
この実施例に示すように、４ビットのデータパターン
のみを以て同期信号の固定データパターンに該当するか
否かを予め確認し、その位相を検出すれば、同期信号,I
D信号等の検出が処理速度の低い状態で行え、回路構成
が簡易化できるものである。As shown in this embodiment, it is checked in advance whether or not the pattern corresponds to the fixed data pattern of the synchronization signal using only the 4-bit data pattern, and if the phase is detected, the synchronization signal, I
Detection of D signals and the like can be performed at a low processing speed, and the circuit configuration can be simplified.
この発明によれば、より低速で同期信号の検出が行え
るため、小型で集積度の高い、そして低パワー化した回
路（ゲートアレイ,1SYNC遅延用メモリー等）が使用で
き、これにより複雑で柔軟な同期信号の検出が可能とな
り、コストダウンが達成できるという効果がある。特
に、CMOSの処理速度迄低速化すれば、CMOSのゲートアレ
イ化が可能になるため、より一層小型化，低パワー化、
そしてコストダウンがなし得るという効果がある。ま
た、同期信号のデータパターンの選び形に注意すれば、
位相検出の手段の構成がより簡単になるという効果もあ
る。According to the present invention, since the synchronization signal can be detected at a lower speed, a small-sized, highly integrated, and low-power circuit (gate array, memory for 1SYNC delay, etc.) can be used, and thereby a complicated and flexible circuit can be used. It is possible to detect the synchronization signal, and there is an effect that the cost can be reduced. In particular, if the processing speed is reduced to the processing speed of the CMOS, it becomes possible to use a CMOS gate array.
And there is an effect that cost can be reduced. Also, if you pay attention to the choice of the data pattern of the sync signal,
There is also an effect that the configuration of the phase detecting means becomes simpler.
実施例によれば、４ビットのデータパターンのみを以
て同期信号の固定データパターンに該当するか否かを予
め確認し、その位相を検出すれば、以後はこれに基づい
て同期信号と、ID信号の検出が低速で行え、回路構成が
簡易化できるという効果がある。According to the embodiment, it is checked in advance whether or not the fixed data pattern of the synchronization signal corresponds with only the 4-bit data pattern, and if the phase is detected, the synchronization signal and the ID signal of the ID signal are thereafter determined based on this. There is an effect that detection can be performed at low speed and the circuit configuration can be simplified.
第１図はこの発明の一実施例を示すブロック図、第２図
はシリアルなデータ構成を示す略線図、第３図は夫々実
施例の説明に用いる略線図、第４図は夫々補正量に対応
してデータパターンの範囲が変化する状態を示す略線図
である。 図面に用いる主要な符号の説明 1,2,3,4,5,6,7,8,15,16,17,18,19,25,26,27,28:フリッ
プフロップ、14:位相検出器、23:同期信号検出回路、2
4:ID信号検出回路、29:ANDゲート。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a schematic diagram showing a serial data structure, FIG. 3 is a schematic diagram used for describing the embodiment, and FIG. FIG. 9 is a schematic diagram illustrating a state where a range of a data pattern changes according to an amount. Explanation of main symbols used in the drawings 1, 2, 3, 4, 5, 6, 7, 8, 15, 16, 17, 18, 19, 25, 26, 27, 28: flip-flop, 14: phase detector , 23: Sync signal detection circuit, 2
4: ID signal detection circuit, 29: AND gate.
Claims (1)
タパターンの同期信号を検出する同期信号検出装置にお
いて、 上記入力されるシリアルデータをパラレルデータに変換
して出力するシリアルパラレル変換手段と、 上記パラレルデータに上記同期信号のデータパターンが
含まれる場合に、上記パラレルデータと上記同期信号の
間の位相関係を、上記パラレルデータの上位の複数ビッ
トで且つ上記同期信号より少ないビットのデータから検
出する位相検出手段と、 検出された位相に基づいて、上記パラレルデータの位相
をシフトさせる手段と、 上記シフトされたデータに基づいて、同期信号の検出を
行う手段とからなり、 上記シリアルデータをパラレルデータに変換する位相が
上記同期信号に一致している状態から変換する位相を下
位方向に１ビットずつずらしたときに、上記上位の複数
ビットのデータパターンが互いに異なるように、上記同
期信号のデータパターンを選定することを特徴とする同
期信号検出装置。1. A synchronizing signal detecting device for detecting a synchronizing signal of a specific data pattern in input serial data, a serial / parallel converting means for converting the input serial data into parallel data and outputting the parallel data; When the data pattern of the synchronization signal is included in the parallel data, a phase relationship between the parallel data and the synchronization signal is detected from data of a plurality of upper bits of the parallel data and less bits than the synchronization signal. Phase detection means, means for shifting the phase of the parallel data based on the detected phase, and means for detecting a synchronization signal based on the shifted data, wherein the serial data is converted into parallel data. The phase to be converted from a state where the phase to be converted to When shifted by one bit to the direction, as the data pattern of the plurality of bits are different from each other in the upper, the synchronization signal detecting apparatus characterized by selecting the data pattern of the synchronization signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012230A JP2811671B2 (en) | 1988-01-22 | 1988-01-22 | Synchronous signal detection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012230A JP2811671B2 (en) | 1988-01-22 | 1988-01-22 | Synchronous signal detection device |
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|---|---|
| JPH01188132A JPH01188132A (en) | 1989-07-27 |
| JP2811671B2 true JP2811671B2 (en) | 1998-10-15 |
Family
ID=11799569
Family Applications (1)
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|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
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- 1988-01-22 JP JP63012230A patent/JP2811671B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH01188132A (en) | 1989-07-27 |
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