JPS60225982A - Clock pulse synchronizer in triple system - Google Patents
Clock pulse synchronizer in triple systemInfo
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- JPS60225982A JPS60225982A JP59082749A JP8274984A JPS60225982A JP S60225982 A JPS60225982 A JP S60225982A JP 59082749 A JP59082749 A JP 59082749A JP 8274984 A JP8274984 A JP 8274984A JP S60225982 A JPS60225982 A JP S60225982A
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Abstract
Description
【発明の詳細な説明】
３．１ 技術分野
この発明は、３重系システムにおいて、各県のクロック
パルス（以下、単にクロックという）を同期させて、各
県の論理部に供給するためのクロック同期装置に関する
ものである。[Detailed Description of the Invention] 3.1 Technical Field The present invention provides a clock for synchronizing the clock pulses of each prefecture (hereinafter simply referred to as clocks) and supplying the same to the logic section of each prefecture in a triplex system. It concerns a synchronization device.
３．２ 従来技術
従来の３重系におけるクロック同期装置においては、一
つの系の電源が遮断された場合など、その系のクロック
が発振停止になると、残る二つの系のクロックのデユー
ティ比が変化し、安定したデユーティ比のクロックが得
られない欠点があった。また、一つの系の同期回路の故
障などにより、その系の多数決クロックに「割れ」が生
じて、後段の論理部に悪影響を及ぼす欠点もあった。3.2 Prior Art In a conventional clock synchronizer in a triplex system, when the clock in one system stops oscillating, such as when the power to one system is cut off, the duty ratios of the clocks in the remaining two systems change. However, it had the disadvantage that a clock with a stable duty ratio could not be obtained. In addition, a failure in the synchronization circuit of one system would cause a "break" in the majority clock of that system, which would have an adverse effect on the logic section at the subsequent stage.
３．３ 第１発明の目的とその達成手段この発明は、上
記の欠点を排除することを第一の目的とする。3.3 Object of the first invention and means for achieving the same The first object of the invention is to eliminate the above-mentioned drawbacks.
上記目的をを達成するため、この発明は、従来の各県の
クロック同期回路の出力に、多数決結果の出力波形のエ
ツジを用いて、一定幅のりＯツク波形を再生して出力す
る補正部を設け、その出力を後段の論理部に供給するよ
うにしたものである。In order to achieve the above object, the present invention includes a correction section that reproduces and outputs a fixed-width slope waveform using the edges of the output waveform of the majority voting result for the output of the conventional clock synchronization circuit of each prefecture. and its output is supplied to the subsequent logic section.
３．４ 第１発明の実施例
次に、この発明の一実施例を、第１図ないし第４図に基
いて説明する。3.4 Embodiment of the First Invention Next, an embodiment of the present invention will be described based on FIGS. 1 to 4.
３重系を構成する各県Ａ、Ｂ、Ｃは、後述されるような
同一構成のクロック同期部 ３ａ。Each prefecture A, B, and C constituting the triple system has a clock synchronization unit 3a having the same configuration as described later.
Ｓｂ 、Ｓｃを有する。各クロック同期部は、系ごとに
備えられている図外のクロック発生回路から、同一周波
数であることを要求される原クロック ｏｃｐ五、 ０
Ｑｐ２ 、０Ｃｐ３を印加され、同様の作用によりクロ
ックの同期化を行ない、それぞれ同一周波数の多数決ク
ロック ＩｊＣＩ）ｔ 。It has Sb and Sc. Each clock synchronization section receives an original clock that is required to have the same frequency from a clock generation circuit (not shown) provided for each system.OCP5,0
Qp2 and 0Cp3 are applied, and the clocks are synchronized by the same effect, and the majority clocks IjCI)t each have the same frequency.
ｍｊｏｐ２．１ｌｌｊｃｌ）３を出力する。従って、こ
こでは、第１系へのクロック同期部３ａについて代表的
に説明する。Output mjop2.1lljcl)3. Therefore, here, the clock synchronization unit 3a for the first system will be representatively explained.
りＤツク同期８ＩＩｓａは第２図に示されているように
、自系の原クロック ｏｃｐ 、を印加されて歩進する
プリセット可能な分周用カウンタ１と、このカウンタか
らの分周クロック ｄｃｐ 、 。As shown in FIG. 2, the D-lock synchronization 8IIsa includes a presettable frequency division counter 1 that increments upon application of its own original clock ocp, and a frequency division clock dcp from this counter. .
他の二つの系の同様のカウンタからの分局クロック ｄ
ｃｐ ２． ｄｃｐ ３を入力される多数決回路２と、
自系の分周クロック ｄｃｐ 、を多数決回路２からの
多数決クロック １ＩｌｊｃＩ）ｔと出力の先後関係に
ついて比較して自系が進み系、中間系、遅れ系のいずれ
であるかを判断して、比較結果に従って前記カウンタ１
を制御するカウンタ制御回路３とから構成されている。Branch clocks from similar counters in the other two systems d
cp 2. a majority circuit 2 inputted with dcp 3;
Compare the divided clock dcp of the own system with the majority clock 1IljcI)t from the majority circuit 2 to determine whether the own system is a leading system, an intermediate system, or a delayed system, and compare. According to the result, the counter 1
The counter control circuit 3 is configured to control the counter control circuit 3.
そして、各県のクロック同期部から出力される多数決ク
ロック１ｌｌｊＣｐ１〜３は、この発明に基いて各クロ
ック同期部の後段に設けられた補正部Ｃａ 、Ｃｂ 、
Ｃｃに入力される。The majority clocks 1lljCp1 to 1lljCp3 outputted from the clock synchronization units of each prefecture are corrected by correction units Ca, Cb, and
It is input to Cc.
上記構成において、いずれの系の分局カウンタも故障が
ない場合の作用を説明すると、原クロック ｏｃｐ １
の印加により分周カウンタ１が歩進されて分周クロック
ｄｃｐｌを出力している場合、すなわち、第２，３系の
分周りＯツクｄｃｐ ２． ｄｃｐ ３がいずれも出力
されていない場合（この場合の第１系を進み系という。In the above configuration, to explain the operation when there is no failure in the branch counters of any system, the original clock ocp 1
When the frequency division counter 1 is incremented by the application of the frequency division clock dcpl and outputs the frequency division clock dcpl, that is, the division clock dcp of the second and third systems is incremented. If none of dcp3 is output (the first system in this case is called the forward system).
）は、カウンタ制御回路３を構成するインバータ４とオ
アゲート５により多数決クロック ｌ１ｊＣｌ）ｔが出
力されるまで、すなわち、第２，３系のいずれかから分
周クロックが出力されるまで、イネーブル信号Ｓ！を消
去して、カウンタ１の歩進を停止させる。) is the enable signal S until the majority clock l1jCl)t is output by the inverter 4 and OR gate 5 that constitute the counter control circuit 3, that is, until the divided clock is output from either the second or third system. ! is erased, and the increment of counter 1 is stopped.
これに対して、分周クロック ｄｃｐ １の出力と同時
に多数決回路２が多数決クロック１ｌｌｊｃｐｔを出力
した場合、すなわち、第１系の分周クロックの出力前に
第２系、又は第３系のいずれか一方が、分周クロックを
出力している場合（この場合の第１系を中門系という。On the other hand, if the majority circuit 2 outputs the majority clock 1lljcpt at the same time as the divided clock dcp 1 is output, that is, before the divided clock of the first system is output, either the second system or the third system If one of the systems outputs a frequency-divided clock (the first system in this case is called the middle system).
）は、イネーブル信号Ｓ１の入力が持続されるので、カ
ウンタ１は計数を続行する。), the input of the enable signal S1 is maintained, so the counter 1 continues counting.
また、第１系の分周りＯツク ｄｃｐ １の出力の前に
、第２系と第３系の分周クロックが出力されて多数決ク
ロック ｌｌ１ｊＣｐ１が出力された場合（この場合の
第１系を遅れ系という。）は、カウンタ制御回路３を構
成するアンドゲート６がアンド条件を充足されて、ロー
ド信＠Ｓ２を出力し、これをカウンタ１に与えてこのロ
ード信号によりプリセットデータ Ｓ３をカウンタにセ
ットして、カウンタから分周クロックｄｃｐ １を出力
させる。Also, if the divided clocks of the second and third systems are output and the majority clock ll1jCp1 is output before the output of the first system's divided clock dcp1 (in this case, the first system is delayed) system), when the AND gate 6 that constitutes the counter control circuit 3 satisfies the AND condition, it outputs a load signal @S2, which is given to the counter 1, and this load signal sets preset data S3 to the counter. Then, the divided clock dcp1 is outputted from the counter.
第２系、第３系のクロック同期部Ｓｂ 、 Ｓｃも上述
と同様の作用をする。従って、いま、各分周カウンタが
１６分周カウンタ、第１系を進み系、第２系を中間系、
第３系を遅れ系であると仮定した場合の各県の作用をタ
イムチャートで示すと、第３図のようになり、第１系の
分周カウンタは分周クロック ｄｃｐ １の立上りによ
リイネーブル信号Ｓ１が消滅するため、カウント値″゛
８″の次の歩進を、第２系の分周クロックｄｃｐ ２の
出力によって多数決クロック２が出力されるまで停止さ
れ、第３系の分周カウンタは、すでに第１系と第２系の
分周クロックｄｃｐ ｓ 、 ｄｃｐ ３の出力により
ロード信号Ｓ２が出力されたため、プリセットデータが
セットされて、そのまま歩進させれば破線の位置で分周
クロックｄｃｐ ３を出力すべきところを、ロード信号
Ｓ２の立ち下がり時に強制的に分周クロックｄｃｐ ３
を出力することどなる。第１系の分周カウンタ１は第２
系の分周クロックの出力によりイネーブル信号Ｓ１が再
び立上がった後の原クロックにより再度歩進を続行され
る。The clock synchronization units Sb and Sc of the second and third systems also operate in the same manner as described above. Therefore, now, each frequency division counter is a 16 frequency division counter, the first system is the advance system, the second system is the intermediate system,
A time chart showing the effects of each prefecture when the third system is assumed to be a delayed system is shown in Figure 3, where the frequency division counter of the first system is reset at the rise of the frequency division clock dcp1. Since the enable signal S1 disappears, the next increment of the count value "8" is stopped until the majority clock 2 is output by the output of the frequency division clock dcp2 of the second system, and the frequency division clock of the third system is stopped. Since the load signal S2 has already been output to the counter by the output of the divided clocks dcp s and dcp 3 of the first and second systems, if the preset data is set and the counter continues to increment, the frequency will be divided at the position indicated by the broken line. Where the clock dcp 3 should be output, the frequency-divided clock dcp 3 is forcibly output at the falling edge of the load signal S2.
It is loud to output. The frequency division counter 1 of the first system is
After the enable signal S1 rises again due to the output of the frequency-divided clock of the system, the increment is continued again using the original clock.
こうして、３重系の分周クロック ｄｃｐ 、 。In this way, a triple frequency divided clock dcp.
ｄｃｐ ２． ｄｃｐ ３は同期がとられ、各県で得ら
れる多数決りＯツクは常に周期が一定のクロックとなる
。dcp 2. The dcp3 is synchronized, and the majority vote obtained in each prefecture always becomes a clock with a constant period.
ところが、以上までの構成によれば、いずれかの系に故
障が生じて分周クロックが出力しなくなった場合には、
上述したように、デユーティ比が変化する。すなわち、
第４図は、第３系の電源が途中で遮断した場合における
各パルスの波形を示すタイムチャートであるが、時間的
境界線ＴＬの左側は、上記各同期部Ｓａ 、 Ｓｂ 。However, according to the configuration described above, if a failure occurs in one of the systems and the divided clock is no longer output,
As mentioned above, the duty ratio changes. That is,
FIG. 4 is a time chart showing the waveforms of each pulse when the power supply of the third system is cut off midway, and on the left side of the temporal boundary line TL are the respective synchronization parts Sa and Sb.
ＳＣが正常である状態を、右側は異常状態を示しており
、多数決クロックの波形から判るように、第３系の電源
が遮断したときは、多数決クロックｍｊｃｐｌのデユー
ティが乱れている。The right side shows the SC in a normal state, and the right side shows an abnormal state.As can be seen from the waveform of the majority clock, when the power supply of the third system is cut off, the duty of the majority clock mjcpl is disturbed.
この発明は、上述された従来のクロック同期部Ｓａ 、
Ｓｂ 、Ｓｃに、それぞれ補正部Ｑａ。This invention is based on the above-mentioned conventional clock synchronization unit Sa,
A correction unit Qa is provided in Sb and Sc, respectively.
Ｃｂ 、Ｃｃを付加してなるものである。It is formed by adding Cb and Cc.
いずれの補正部の構成も同一であるので、第１系の補正
部Ｃａについて、第２図に基いて説明すると、補正部Ｃ
ａは前記多数決結果すなわち、多数決クロック １ｊＯ
Ｄｔを入力してその片側のエツジを用いて一定幅のパル
スを発生する手段７と、前記多数決出力を前記一定幅パ
ルス発生手段７に受け入れるタイミングを規制するゲー
ト手段８とからなっている。Since the configuration of each correction section is the same, the correction section Ca of the first system will be explained based on FIG.
a is the majority decision result, that is, the majority decision clock 1jO
It consists of means 7 for inputting Dt and generating a constant width pulse using one edge thereof, and gate means 8 for regulating the timing at which the majority output is received by the constant width pulse generation means 7.
そして、第２図の例では、一定幅パルス発生手段７は多
数決クロックの片側のエツジでセットされて反転出力す
るフリップ７０ツブ９とその７リツプフロツプの出力を
一定時間遅延させて出力する遅延素子１０とで構成され
ている。In the example shown in FIG. 2, the constant width pulse generating means 7 includes a flip-flop 70 which is set at one edge of the majority clock and outputs an inverted output, and a delay element 10 which delays the output of the flip-flop by a fixed time and outputs the result. It is made up of.
このフリップフロップの出力 ＣＣｐは一つにはこの同
期装置の目的とする論理部Ｌａに与えられ、二つには遅
延素子１ｏに与えられる。遅延素子はフリップ７０ツブ
出力 ＣＣｐを所定時間遅延させて出力し、その遅延出
力ｄｐを前記フリップフロップ９にリセット入力として
与えるとともに、ゲート手段８に多数決出力を一定幅パ
ルス発生手段７の受け入れるタイミングを規定する信号
として入力する。The output CCp of this flip-flop is applied on the one hand to the intended logic section La of this synchronizer, and on the other hand to the delay element 1o. The delay element delays the output CCp of the flip-flop 70 by a predetermined time and outputs the delayed output dp to the flip-flop 9 as a reset input, and also controls the gate means 8 to receive the majority output from the constant-width pulse generating means 7. Input as a specified signal.
補正部Ｃａの上記構成により、クロック同期部Ｓａより
今、多数決クロック ＩＩＩＪＣｌｌｔがゲート手段８
を経て一定幅パルス発生手段７のフリップフロップ９に
入力すると、このフリップフロップがセットされ、その
反転出力（Ｑ ） ｃａｐが低レベルになる。この出力
ｃｃｐのレベル低下時点より遅延素子１ｏによる所定
の遅延時間を経過後に遅延出力 ｄｐも低レベルになる
ため、フリップ７０ツブ９がリセットされ、従ってフリ
ップフロップ９の出力ｃｃｐが高レベルになる。With the above configuration of the correction section Ca, the majority clock IIIJCllt is now output from the clock synchronization section Sa to the gate means 8.
When the signal is input to the flip-flop 9 of the constant-width pulse generating means 7 through , this flip-flop is set and its inverted output (Q 2 )cap becomes low level. Since the delayed output dp also becomes a low level after a predetermined delay time by the delay element 1o has elapsed from the time when the level of the output ccp falls, the flip 70 knob 9 is reset, and therefore the output ccp of the flip-flop 9 becomes a high level.
さらに、この出力のレベル上昇時点より遅延素子による
所定時１経過後に遅延出力ｄｐも高レベルになる。そし
て、この高レベルの遅延出力ｄｐにより、ゲート手段８
は多数決クロック＋１１ｊＯｐ！の入力を出力可能な状
態にする。Furthermore, the delay output dp also becomes high level after a predetermined time period 1 elapsed by the delay element from the time when the level of this output rises. Then, due to this high-level delayed output dp, the gate means 8
is majority clock +11jOp! Make the input of the output possible.
このゲート手段は、正常な多数決クロック＋１１ｊＣ１
）ｘが出力されたときに出力可能な状態になっているこ
とが必要であるから、多数決りロックの周期をＴとする
と、遅延素子１ｏの遅延時間ｔは、Ｔ／２よりもわずか
に、すなわち、遅延出力ｄｐによりゲート手段８及びフ
リップフロップ９がセット可能になるための時間だけ小
さくなければならない。This gate means uses the normal majority clock +11jC1
) It is necessary to be in an output-enabled state when x is output, so if the period of the majority lock is T, the delay time t of the delay element 1o is slightly less than T/2. That is, the time required for the gate means 8 and the flip-flop 9 to be set by the delayed output dp must be shortened.
高レベルの遅延出力ｄｐによりゲート手段８が出力可能
な状態になった後、多数決クロックｆｆ１ｊｃｌ） ｔ
が入力するため、フリップフロップ９が再びセットされ
、その出力ｃａｐが低レベルになる。多数決クロックの
周期Ｔは一定であり、かつ、遅延時間ｔも一定であるか
ら、補正部Ｃａの出力するクロックパルスｃａｐはデユ
ーティ比も一定となり、これが論理部（−ａに供給され
る。After the gate means 8 becomes ready to output due to the high-level delayed output dp, the majority clock ff1jcl) t
input, the flip-flop 9 is set again and its output cap goes low. Since the period T of the majority clock is constant and the delay time t is also constant, the duty ratio of the clock pulse cap output from the correction section Ca is also constant, and this is supplied to the logic section (-a).
上記のように、この発明は、多数決出力のエツジを用い
て所定の時間幅を有するクロックｃｃｐを再生し、これ
を後段の論理部Ｌａ 、 Ｌｂ 。As described above, the present invention uses the edges of the majority output to reproduce the clock ccp having a predetermined time width, which is then transmitted to the subsequent logic sections La and Lb.
ｌｃに供給するものであるが、パルス幅は、例えば、遅
延素子の時定数により規定することができるので、多数
決クロックのパルス幅（デユーティ）の変化に無関係に
、安定したデユーティのクロックが得られる。第４図の
境界線Ｔ Ｉ−より右側の部分は、一つの系の電源遮断
時に多数決クロック１ｌｊＣＤ ｔのデユーティが乱れ
るのに対して、補正部出力ｃｃｐの波形はデューティ部
分の−で、安定していることを示している。The pulse width of the pulse width that is supplied to the lc can be defined, for example, by the time constant of the delay element, so a stable duty clock can be obtained regardless of changes in the pulse width (duty) of the majority clock. . In the part to the right of the boundary line TI- in FIG. 4, the duty of the majority clock 1ljCDt is disturbed when the power is cut off for one system, whereas the waveform of the correction unit output ccp is stable at the - duty part. It shows that
また、第５図の上半部は、上記同期部のみの構成による
場合に多数決クロックに割れＳＤ ｔ 。Moreover, the upper half of FIG. 5 shows the difference SD t in the majority clock when the configuration includes only the synchronization section.
ＳＯｚが生じる不具合の一例を示している。この発明に
よれば、上述ように、ゲート８を設けることにより、多
数決出力のエツジを受け入れるタイミングを規制できる
ため、上記多数決クロックの割れによる悪影響を防止す
ることができる。すなわち、三基の分周クロックｄｃｐ
１ 。An example of a problem in which SOz occurs is shown. According to the present invention, as described above, by providing the gate 8, the timing at which the edge of the majority vote output is accepted can be regulated, so that the adverse effects caused by cracks in the majority vote clock can be prevented. That is, three divided clocks dcp
1.
ｄｃｐ ２． 、ｄｃｐ ３が一例として、第５図に示
すような場合は、多数決クロックｇ＋ｊｃｐの波形の前
後に割れＳＤ Ｉ、 ３１）２が発生するが、上記補正
部Ｃａのゲートにより割れＳＯｓの後のエツジｒｅｌは
、すでに補正部出力 ｃｃｐが出力中のところに再出力
するため、重畳され、結果的に割れＳＦＩ １が発生し
なかったのと同じになる。dcp 2. , dcp 3. As an example, in the case shown in FIG. Since rel is re-outputted where the correction unit output ccp is already being output, it is superimposed, and the result is the same as if cracking SFI 1 had not occurred.
また、割れＳＤ２の後のエツジｒｅ ２は、遅延素子出
力ｄｐが低レベルであるため、ゲート８によりカットさ
れ、無視される。Furthermore, since the delay element output dp is at a low level, the edge re2 after the crack SD2 is cut by the gate 8 and ignored.
３．５ 第２発明の目的とその達成手段論理部の処理内
容によっては、高速なりロックパルスが要求される場合
がある。上記のような分周カウンタ、多数決回路、及び
カウンタ制御回路を有する同期部を用いる同期装置にお
いて、高速なりロックが要求された場合に、同期部が高
速な素子を要求されて、分周不可能、同期化不可能な場
合がある。3.5 Object of the second invention and means for achieving the same Depending on the processing content of the logic section, a high-speed lock pulse may be required. In a synchronizer using a synchronizer having a frequency dividing counter, a majority circuit, and a counter control circuit as described above, when high-speed locking is required, the synchronizer is required to have a high-speed element and frequency division is not possible. , synchronization may not be possible.
この発明は、上記のように同期部に補正部を付加してな
る同期部−において所要の高速クロックパルスが得られ
るようにすることを第２の目的とする。A second object of the present invention is to enable a required high-speed clock pulse to be obtained in the synchronization section, which is formed by adding a correction section to the synchronization section as described above.
この目的を達成するためには、第６図に例示するように
、この発明に係る補正部Ｃαの後段に倍周部Ｍαを結合
すればよい。In order to achieve this object, as illustrated in FIG. 6, a frequency doubler Mα may be coupled to the rear stage of the correction unit Cα according to the present invention.
３．６ 第２発明の実施例
この倍周部Ｍαは、前記補正部の出力ｃｃｐを所定時間
遅延させる手段１１と、その第１遅延遅延出力ｄｐ ｓ
と前記補正部出力ｃｃｐの排他的論理和をとるゲート
手段１２とからなり、これにより、第７図に示すように
、補正部出力ｃｃｐに対して倍周されたクロック ｍｃ
ｃｐをゲート手段１２より出力している。また、前記第
１遅延出力 ｄｐｌをさらに所定時間遅延させる手段１
０により遅延させて、その第２遅延出力ｄｐ２を７リツ
プフＯツブ９及びゲート手段８に入力するようにしてい
る。3.6 Embodiment of the second invention This frequency doubling unit Mα includes means 11 for delaying the output ccp of the correction unit for a predetermined time, and its first delay output dp s
and a gate means 12 which takes the exclusive OR of the correction section output ccp and the correction section output ccp, and as shown in FIG.
cp is output from the gate means 12. Further, means 1 for further delaying the first delayed output dpl by a predetermined time.
0, and the second delayed output dp2 is input to the 7-lip filter 9 and the gate means 8.
３．７ 本発明の効果
以上のように、第１発明によるクロック同期装置は、各
県に原クロツクパルスを分周する力ウンタを設け、その
分周カウンタの出力する分周クロックパルスを全系の分
周クロックパルスの多数決結果と比較し、その比較結果
に従って自系の分周カウンタの値を制御することによっ
て３重系のクロックパルスの同期化を行なう装置におい
て、各基に、前記多数決結果の出力波形のエツジを用い
て一定のゲート幅内において一定幅のクロックパルスを
再生して論理部に供給する補正部を設けたものであるか
ら、一つの系の異常により多数決出力にデユーティの変
化が生じても論理部には安定したデユーティのクロック
が与えられ、また、多数決クロックに割れが生じても、
それによる影響が防止される効果が得られる。3.7 Effects of the present invention As described above, the clock synchronizer according to the first invention provides a power counter for dividing the original clock pulse in each prefecture, and divides the divided clock pulse output from the frequency dividing counter into the entire system. In a device that synchronizes the clock pulses of a triple system by comparing the divided clock pulses with the majority decision result and controlling the value of the frequency division counter of the own system according to the comparison result, each unit is provided with the majority decision result. Since it is equipped with a correction section that uses the edges of the output waveform to reproduce clock pulses of a fixed width within a fixed gate width and supplies them to the logic section, an abnormality in one system will cause a change in duty in the majority output. Even if a crack occurs in the majority clock, a stable duty clock is provided to the logic section, and even if a crack occurs in the majority clock,
The effect of preventing the influence caused by this can be obtained.
さらに、第２発明によれば、第１発明による補正部出力
とその所定時間遅延させた出力との排他的論理和をとっ
て論理部へのクロックパルスとしているので、遅延素子
の時定数を設定することにより、所望の高速のクロック
パルスを得ることができる。Further, according to the second invention, since the exclusive OR of the correction unit output according to the first invention and its output delayed by a predetermined time is used as a clock pulse to the logic unit, the time constant of the delay element is set. By doing so, a desired high-speed clock pulse can be obtained.
図面は、この発明の一実施例を示すものであり、第１図
は３重系のクロック系統を示すブロック図、第２図は代
表的に第１系の同期装置の構成例を示すブロック図、第
３図は３重系のクロックの同期化が行なわれる１態様を
示すタイムチャート、第４図は１系に異常が発生した状
態及びこの発明の作用の一つを示すタイムチャート、第
５図はこの発明の他の作用を説明するタイムチャートで
ある。
第６図は、この発明をさらに発展した場合の補正部の構
成を示すブロック図、第７図は同補正部の作用を説明す
るタイムチャートである。
Ａ、Ｂ、Ｃ・・・系
Ｓａ 、Ｓｂ 、Ｓｃ・・・クロック同期部ｏｃｐ １
〜ｏｃｐ ３・・・原クロックｄｃｐ １〜ｄｃｐ ３
・・・分周クロック１１１ｊＣＩ）ｔ〜ｌ１ｊＣｐ３・
・・多数決クロックド・・分周カウンタ
２・・・多数決回路
３・・・カウンタ制御回路
Ｃａ 、 Ｃｂ 、 ＣＣ−・・補正部７・・・一定幅
パルス発生手段
８・・・ゲート手段
９・・・フリップフロップ
１０・・・遅延素子
ｌａ 、 ｌｂ 、 １０ ・・・論理部Ｍα・・・倍
周部
１１・・・所定時間遅延させる手段
１２・・・ゲート手段
ｄＤｌ・・・第１遅延出力
ｄＤｚ・・・第２遅延出力
ｍｃｃｐ・・・倍周されたクロック
特許出願人 日本国有鉄道
同 日本信号株式会社
第３図
第１図
第６図
第７図
ｃｃｐ
第４図
第５図The drawings show one embodiment of the present invention, and FIG. 1 is a block diagram showing a triple clock system, and FIG. 2 is a block diagram showing a representative example of the configuration of a first system synchronization device. , FIG. 3 is a time chart showing one mode of synchronizing the triple system clocks, FIG. 4 is a time chart showing a state where an abnormality has occurred in the first system and one of the effects of the present invention, and FIG. The figure is a time chart explaining other effects of the invention. FIG. 6 is a block diagram showing the configuration of a correction section in a case where the present invention is further developed, and FIG. 7 is a time chart illustrating the operation of the correction section. A, B, C...System Sa, Sb, Sc...Clock synchronization part ocp 1
~ocp 3...original clock dcp 1~dcp 3
...divided clock 111jCI)t~l1jCp3・
... Majority clocked ... Frequency division counter 2 ... Majority circuit 3 ... Counter control circuit Ca, Cb, CC - ... Correction section 7 ... Constant width pulse generation means 8 ... Gate means 9. ...Flip-flop 10...Delay elements la, lb, 10...Logic section Mα...Frequency doubling section 11...Means for delaying by a predetermined time 12...Gating means dDl...First delay output dDz...Second delay output mccp...Doubled clock Patent applicant: Japanese National Railways Japan Signal Co., Ltd. Figure 3 Figure 1 Figure 6 Figure 7 CCP Figure 4 Figure 5
Claims (2)
け、その分周カウンタの出力する分周クロックパルスを
全系の分周クロックパルスの多数決結果と比較し、その
比較結果に従って自系の分周カウンタの値を制御するこ
とによって３重系のクロックパルスの同期化を行なう装
置にお、いて、 各県に、前記多数決結果を入力してそのエツジを用いて
一定幅のクロックパルスを発生する手段と、その一定幅
クロックパルス発生手段の出力パルスにより前記多数決
結果の一定幅クロックパルス発生手段への入力タイミン
グを規定するゲート手段とからなる補正部を設けて、前
記一定幅クロックパルスを論理部に供給するようにした
ことを特徴とする３重系におけるクロックパルス同期装
置。(1) Each prefecture is provided with a counter that divides the original clock pulse, and the divided clock pulse output from the dividing counter is compared with the majority decision result of the divided clock pulses of the entire system, and the own system is divided according to the comparison result. In a device that synchronizes the triple system clock pulses by controlling the value of the frequency counter, the majority vote result is input to each prefecture, and the edges are used to generate clock pulses of a constant width. and gate means for defining the input timing of the majority voting result to the constant width clock pulse generation means by the output pulse of the constant width clock pulse generation means, A clock pulse synchronizer in a triple system, characterized in that the clock pulse synchronizer is configured to supply a clock pulse to
け、その分周カウンタの出力する分周クロックパルスを
全系の分周クロックパルスの多数決結果と比較し、その
比較結果に従って自系の分周カウンタの値を制御するこ
とによって３重系のクロックパルスの同期化を行なう装
置において、 各県に、前記多数決結果を入力してそのエツジを用いて
一定幅のクロックパルスを発生する手段と、その一定幅
クロックパルス発生手段の出力パルスにより前記多数決
結果の一定幅クロックパルス発生手段への入力タイミン
グを規定するゲート手段とからなる補正部を設けるとと
もに、前記一定幅クロックパルス発生手段の出力を所定
時間遅延させて出力する手段と、前記一定幅クロックパ
ルス発生手段の出力と前記遅延出力手段の出力との排他
的論理和をとるゲート手段とからなる倍周部を設け、前
記倍周部のゲート手段の出力を論理部に与えるようにし
たことを特徴とする３重系におけるクロツクパルス同期
装置。(2) Each prefecture is provided with a counter that divides the original clock pulse, and the divided clock pulse output from the dividing counter is compared with the majority decision result of the divided clock pulses of the entire system, and the frequency of the own system is divided according to the comparison result. In an apparatus for synchronizing triple system clock pulses by controlling the value of a counter, means for inputting the majority vote result in each prefecture and generating a clock pulse of a constant width using the edge; A correction unit is provided, which comprises a gate means that defines the input timing of the majority vote result to the constant width clock pulse generation means by the output pulse of the constant width clock pulse generation means, and the output of the constant width clock pulse generation means is controlled for a predetermined period of time. A frequency doubling section including means for delaying and outputting, and gate means for taking an exclusive OR of the output of the constant width clock pulse generation means and the output of the delay output means, and the gate means of the frequency doubling section. A clock pulse synchronizer in a triple system, characterized in that the output of the clock pulse synchronizer is applied to a logic section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59082749A JPS60225982A (en) | 1984-04-24 | 1984-04-24 | Clock pulse synchronizer in triple system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59082749A JPS60225982A (en) | 1984-04-24 | 1984-04-24 | Clock pulse synchronizer in triple system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60225982A true JPS60225982A (en) | 1985-11-11 |
| JPH0430605B2 JPH0430605B2 (en) | 1992-05-22 |
Family
ID=13783074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59082749A Granted JPS60225982A (en) | 1984-04-24 | 1984-04-24 | Clock pulse synchronizer in triple system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225982A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199201A (en) * | 1987-12-28 | 1989-08-10 | Matsushita Electric Ind Co Ltd | Safety device |
| US6195758B1 (en) | 1995-09-29 | 2001-02-27 | Telefonaktiebolaget Lm Ericsson | Operation and maintenance of clock distribution networks having redundancy |
| US6310895B1 (en) | 1995-09-29 | 2001-10-30 | Telefonaktiebolaget Lm Ericsson (Publ) | Clock selector system |
-
1984
- 1984-04-24 JP JP59082749A patent/JPS60225982A/en active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199201A (en) * | 1987-12-28 | 1989-08-10 | Matsushita Electric Ind Co Ltd | Safety device |
| US6195758B1 (en) | 1995-09-29 | 2001-02-27 | Telefonaktiebolaget Lm Ericsson | Operation and maintenance of clock distribution networks having redundancy |
| US6310895B1 (en) | 1995-09-29 | 2001-10-30 | Telefonaktiebolaget Lm Ericsson (Publ) | Clock selector system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430605B2 (en) | 1992-05-22 |
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