JPS60225449A - 半導体集積回路パツケ−ジ - Google Patents
半導体集積回路パツケ−ジInfo
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- JPS60225449A JPS60225449A JP8275584A JP8275584A JPS60225449A JP S60225449 A JPS60225449 A JP S60225449A JP 8275584 A JP8275584 A JP 8275584A JP 8275584 A JP8275584 A JP 8275584A JP S60225449 A JPS60225449 A JP S60225449A
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- Japan
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- insulating layer
- conductor
- integrated circuit
- semiconductor integrated
- conductor pattern
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/645—Inductive arrangements
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Filters And Equalizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
羞１よｐμ月分貫
本発明は、半導体集積回路パッケージに関するものであ
り、更に詳述するならば、電源ラインフィルタを内蔵し
た半導体集積回路パッケージに関するものである。
り、更に詳述するならば、電源ラインフィルタを内蔵し
た半導体集積回路パッケージに関するものである。
従来技術
半導体集積回路を収容するパッケージとして、セラミッ
クまたはプラスチックを使用したいわゆるデユアルーイ
ンライン−パッケージＣＤ１．、Ｐ］（２方向外部リー
ド型パッケージ）が広く使用さｉている。このパッケー
ジは、実装をコンパクトにできるだけでなく、実装自体
が非常にしやすく、現在の半導体集積回路パッケージの
主流をなしている。
クまたはプラスチックを使用したいわゆるデユアルーイ
ンライン−パッケージＣＤ１．、Ｐ］（２方向外部リー
ド型パッケージ）が広く使用さｉている。このパッケー
ジは、実装をコンパクトにできるだけでなく、実装自体
が非常にしやすく、現在の半導体集積回路パッケージの
主流をなしている。
更に、最近では、４方向に外部リードが延びる０ｕａｄ
型パツケージが使用されている。このノくツケージは、
外部リードの数を多くすることができ、最近の高密度半
導体集積回路のパッケージに適している。
型パツケージが使用されている。このノくツケージは、
外部リードの数を多くすることができ、最近の高密度半
導体集積回路のパッケージに適している。
いずれにしても、半導体集積回路チップを小型パッケー
ジに収容する際、小型化に伴う雑音の回り込みが増大す
ることが問題である。特に、電力供給線に乗った雑音は
、半導体集積回路チップに対してパッケージの外から施
す電磁シールドによっては除去できないために、パッケ
ージの外部に電源ラインフィルタを構成または配置する
必要があった。
ジに収容する際、小型化に伴う雑音の回り込みが増大す
ることが問題である。特に、電力供給線に乗った雑音は
、半導体集積回路チップに対してパッケージの外から施
す電磁シールドによっては除去できないために、パッケ
ージの外部に電源ラインフィルタを構成または配置する
必要があった。
しかし、実際に電源ラインフィルタを半導体集積回路装
置に設けることは、半導体集積回路装置を組み込んだ基
板に設けることであり、基板を大きくしなければならず
、装置が大型化せざるを得なかった。
置に設けることは、半導体集積回路装置を組み込んだ基
板に設けることであり、基板を大きくしなければならず
、装置が大型化せざるを得なかった。
発明の目的
そこで、本発明は、電源ラインフィルタを一々基板に設
ける必要なく、従って、半導体集積回路装置を組み込ん
だ装置を小型化できるように、各半導体集積回路チップ
ごとに電源ラインに乗った雑音を除去できる半導体集積
回路パッケージを提供せんとするものである。
ける必要なく、従って、半導体集積回路装置を組み込ん
だ装置を小型化できるように、各半導体集積回路チップ
ごとに電源ラインに乗った雑音を除去できる半導体集積
回路パッケージを提供せんとするものである。
発明の構成
すなわち、本発明によるならば、パッケージ基板が、第
１の絶縁層と、該第１の絶縁層の上に重ねられて該第１
の絶縁層のほぼ全面に広がる第１の導体層と、該第１の
導体層の上に重ねられて内部にインダクタをなす導体パ
ターンを有する第２の絶縁層と、該第２の絶縁層の上に
重ねられて該第２の絶縁層のほぼ全面に広がる第２の導
体層と、該第２の導体層の上に重ねられた第３の絶縁層
とを具備して構成されており、前記第１の絶縁層には、
外部より電力を供給するためのリードと、接地接続用リ
ードと、信号を入力または出力するためのリードとが設
けられ、前記第３の絶縁層の表面は、半導体集積回路チ
ップの実装面をなし、その周辺部分に導体パッドが形成
されており、前記第１及び第２の導体層は前記接地接続
用リードに接続されて、前記導体パターンとの間に分布
容量が形成され、該導体パターンと前記第１及び第２の
導体層とによりＬＣフィルタが構成され、前記外部より
電力を供給するためのリードは、前記導体パターンの一
端に接続され、該導体パターンの他端が、前記半導体集
積回路チップの電力供給端に接続されるべき導体パッド
に接続されていることを特徴とする半導体集積回路パッ
ケージが提供される。
１の絶縁層と、該第１の絶縁層の上に重ねられて該第１
の絶縁層のほぼ全面に広がる第１の導体層と、該第１の
導体層の上に重ねられて内部にインダクタをなす導体パ
ターンを有する第２の絶縁層と、該第２の絶縁層の上に
重ねられて該第２の絶縁層のほぼ全面に広がる第２の導
体層と、該第２の導体層の上に重ねられた第３の絶縁層
とを具備して構成されており、前記第１の絶縁層には、
外部より電力を供給するためのリードと、接地接続用リ
ードと、信号を入力または出力するためのリードとが設
けられ、前記第３の絶縁層の表面は、半導体集積回路チ
ップの実装面をなし、その周辺部分に導体パッドが形成
されており、前記第１及び第２の導体層は前記接地接続
用リードに接続されて、前記導体パターンとの間に分布
容量が形成され、該導体パターンと前記第１及び第２の
導体層とによりＬＣフィルタが構成され、前記外部より
電力を供給するためのリードは、前記導体パターンの一
端に接続され、該導体パターンの他端が、前記半導体集
積回路チップの電力供給端に接続されるべき導体パッド
に接続されていることを特徴とする半導体集積回路パッ
ケージが提供される。
以上のように構成される半導体集積回路パッケージによ
れば、外部から供給される電力は、上記構成のＬＣフィ
ルタを通って半導体集積回路に供給されるので、電力供
給線に乗った雑音は、そのＬＣフィルタでろ波されて除
去される。従って、半導体集積回路装置に付属して電源
ラインフィルタを設ける必要がなく、半導体集積回路装
置を組み込んだ装置も小型化できる。
れば、外部から供給される電力は、上記構成のＬＣフィ
ルタを通って半導体集積回路に供給されるので、電力供
給線に乗った雑音は、そのＬＣフィルタでろ波されて除
去される。従って、半導体集積回路装置に付属して電源
ラインフィルタを設ける必要がなく、半導体集積回路装
置を組み込んだ装置も小型化できる。
遺１！
以下添付図面を参照して本発明による半導体集積回路パ
ッケージの実施例を説明する。
ッケージの実施例を説明する。
第１図は、本発明による半導体集積回路パッケージの１
実、施例の概略斜視図である。
実、施例の概略斜視図である。
図示の半導体集積回路パッケージは、多層構造のパッケ
ージ基板１０を有している。そのパッケージ基板１０は
、第１の絶縁層１２を有しており、その第１の絶縁層１
２の上には、第１の絶縁層１２のほぼ全面に広がるよう
に第１の導体層１４が重ねられている。その第１の導電
層１４の上には、後述するようにインダクタをなす導体
パターンを内部に有する第２の絶縁層１６が重ねられて
いる。その第２の絶縁層１６の上には、その絶縁層１６
のほぼ全面に広がるように第２の導体層１８が重ねられ
ている。そして、その第２の導電層１８の上には、第３
の絶縁層２０が重ねられている。
ージ基板１０を有している。そのパッケージ基板１０は
、第１の絶縁層１２を有しており、その第１の絶縁層１
２の上には、第１の絶縁層１２のほぼ全面に広がるよう
に第１の導体層１４が重ねられている。その第１の導電
層１４の上には、後述するようにインダクタをなす導体
パターンを内部に有する第２の絶縁層１６が重ねられて
いる。その第２の絶縁層１６の上には、その絶縁層１６
のほぼ全面に広がるように第２の導体層１８が重ねられ
ている。そして、その第２の導電層１８の上には、第３
の絶縁層２０が重ねられている。
なお、上記絶縁層１２．１６．２０は、例えば、ガラス
やエポキシ樹脂などで構成することができる。
やエポキシ樹脂などで構成することができる。
また、導電層１４．１Ｂは、例えば、導電性厚膜ペース
トの焼成体や、金属蒸着膜で構成することができる。
トの焼成体や、金属蒸着膜で構成することができる。
更に、第１の絶縁層１２の裏には、ＤＩＰ型パッケージ
を形成するように、その２つの長辺に沿って多数のり一
ド２２が固定されている。これらリード２２には、外部
より電力を供給するためのリード２２Ａと、接地接続用
リード２２Ｂと、信号を入力または出力するためのリー
ドとがある。
を形成するように、その２つの長辺に沿って多数のり一
ド２２が固定されている。これらリード２２には、外部
より電力を供給するためのリード２２Ａと、接地接続用
リード２２Ｂと、信号を入力または出力するためのリー
ドとがある。
一方、第３の絶縁層２０の上面は、半導体集積回路チッ
プの実装面であり、その中央部分には、半導体集積回路
チップがグイボンドされる。そして、第３の絶縁層２０
の上面の長辺に沿った周辺部分には、ＤＩＰ型パッケー
ジをなすように、多数の導体パッド２４が形成されてい
る。その導１体パッド２４には、半導体集積回路チップ
の電力供給用端子に接続されるパッド２４Ａと、半導体
集積回路チップの接地端子に接続される接地接続用パッ
ド２４Ｂと、半導体集積回路チップの信号を入力または
出力するための端子に接続されるパッドとがある。
プの実装面であり、その中央部分には、半導体集積回路
チップがグイボンドされる。そして、第３の絶縁層２０
の上面の長辺に沿った周辺部分には、ＤＩＰ型パッケー
ジをなすように、多数の導体パッド２４が形成されてい
る。その導１体パッド２４には、半導体集積回路チップ
の電力供給用端子に接続されるパッド２４Ａと、半導体
集積回路チップの接地端子に接続される接地接続用パッ
ド２４Ｂと、半導体集積回路チップの信号を入力または
出力するための端子に接続されるパッドとがある。
そして、第１絶縁層１２のリード２２と、第３絶縁層２
４の導電パッド２４とを、互いに対応するもの同志接続
するために、多層パッケージ基板１０を貫通するスルー
ホール（不図示）が形成されている。
４の導電パッド２４とを、互いに対応するもの同志接続
するために、多層パッケージ基板１０を貫通するスルー
ホール（不図示）が形成されている。
そして、接地接続用リード２２Ｂと接地接続用パッド２
４Ｂとを結ぶスルーホールを除くスルーホールの内壁は
、第１及び第２の導電層１４と１８とから絶縁するため
に、例えば、絶縁材料層で被覆され、その中に導電材料
が充填されて対応するリード２２とパッド２４同志が電
気的に接続される。一方、接地接続用リード２２’Ｂと
接地接続用パッド２４Ｂとを結ぶスルーホールは、内壁
が絶縁材料層で被覆されることなく、その中に導電材料
が充填される。
４Ｂとを結ぶスルーホールを除くスルーホールの内壁は
、第１及び第２の導電層１４と１８とから絶縁するため
に、例えば、絶縁材料層で被覆され、その中に導電材料
が充填されて対応するリード２２とパッド２４同志が電
気的に接続される。一方、接地接続用リード２２’Ｂと
接地接続用パッド２４Ｂとを結ぶスルーホールは、内壁
が絶縁材料層で被覆されることなく、その中に導電材料
が充填される。
このようにすることにより、接地接続用リード２２Ｂと
接地接続用パッド２４Ｂとを互いに接続すると共に、第
１及び第２の導電層１４と１８とも接続することができ
る。
接地接続用パッド２４Ｂとを互いに接続すると共に、第
１及び第２の導電層１４と１８とも接続することができ
る。
上述した第２の絶縁層１６の内部には、第２図に示すよ
うな、例えば渦巻き状の、導体パターン２６によってイ
ンダクタが形成されている。この導体パターン２６を有
する第２の絶縁層１６は、例えば、絶縁材料層の一方の
面の全面に導体膜を形成し、その導体膜を第２図のよう
な導体パターンにエツチングし、更にその上に再び絶縁
材料層を形成す、ることによって、または、絶縁材料層
の一方の面に、厚膜導体パターンを印刷し、その上に再
び絶縁材料層を形成することによって、つくることかで
きる。
うな、例えば渦巻き状の、導体パターン２６によってイ
ンダクタが形成されている。この導体パターン２６を有
する第２の絶縁層１６は、例えば、絶縁材料層の一方の
面の全面に導体膜を形成し、その導体膜を第２図のよう
な導体パターンにエツチングし、更にその上に再び絶縁
材料層を形成す、ることによって、または、絶縁材料層
の一方の面に、厚膜導体パターンを印刷し、その上に再
び絶縁材料層を形成することによって、つくることかで
きる。
導体パターン２６の一端２８は、パッケージ基板ｌＯの
内部を通って、リード２２の内の電力供給用リード２４
Ａに接続され、導体パターン２６の他端３０は、同様に
、パッケージ基板１０の内部を通って、導体パッド２４
の内の、半導体集積回路チップの電力供給用パッドに接
続されるパッド２４Ａに接続されている。
内部を通って、リード２２の内の電力供給用リード２４
Ａに接続され、導体パターン２６の他端３０は、同様に
、パッケージ基板１０の内部を通って、導体パッド２４
の内の、半導体集積回路チップの電力供給用パッドに接
続されるパッド２４Ａに接続されている。
かくして、導体パターン２６は、それ自体でインダクタ
を構成する一方、接地接続用リード２２Ｂに接続された
第１及び第２の導体層１４及び１６との間に一様に分布
する分布容量を形成している。従って、導体パターン２
６と、第１及び第２の導体層１４及び１６とは、第３図
に示すようなＬＣフィルタからなる電源ラインフィルタ
を構成している。
を構成する一方、接地接続用リード２２Ｂに接続された
第１及び第２の導体層１４及び１６との間に一様に分布
する分布容量を形成している。従って、導体パターン２
６と、第１及び第２の導体層１４及び１６とは、第３図
に示すようなＬＣフィルタからなる電源ラインフィルタ
を構成している。
それ故、リード２４の内の電力供給リード２２Ａから電
力を供給すると、その電力供給線に乗っている雑音は、
そのＬＣフィルタを通過するときにろ波されて除去され
る。従って、半導体集積回路チップには、電力供給パッ
ド２４Ａを介して雑音の除去された電力が供給される。
力を供給すると、その電力供給線に乗っている雑音は、
そのＬＣフィルタを通過するときにろ波されて除去され
る。従って、半導体集積回路チップには、電力供給パッ
ド２４Ａを介して雑音の除去された電力が供給される。
上記したＬＣフィルタは、導体パターン２６と第１及び
第２の導体層１４及び１６との距離が短いほど、すなわ
ち、導体パターン２６を中に挟み込んでいる第２の絶縁
層１６の厚さを薄くするほど、分布容量が大きくなり、
除去できる雑音の周波数が低くなり、雑音除去範囲が広
がり、好ましい。
第２の導体層１４及び１６との距離が短いほど、すなわ
ち、導体パターン２６を中に挟み込んでいる第２の絶縁
層１６の厚さを薄くするほど、分布容量が大きくなり、
除去できる雑音の周波数が低くなり、雑音除去範囲が広
がり、好ましい。
また、インダクタとコンデンサとから成るラインフィル
タは、エネルギを消費しないために、電力消費の観点か
ら有利である。その反面、インダクタからの雑音成分の
放射の問題がある。しかし、本発明による半導体集積回
路パッケージにおいては、インダクタを構成する導体パ
ターン２６は、パッケージ基板のほぼ全面に広がって接
地電位にある第１及び第２の導電層１４及び１８によっ
て上下から挾まれているので、放射電磁界は、はぼ完全
にシールドされるので、問題とはならない。゛なお、上
記実施例にふいて、インダクタを構成する導体パターン
２６は、渦巻き状であるが、インダクタを構成できるな
らば、蛇行状はかのとのような形状でもよい。例えば、
蛇行状の導体パターンとするならば、その両端から接続
線を引き出すときに、導体パターンと交差しないので、
配線に都合がよい。
タは、エネルギを消費しないために、電力消費の観点か
ら有利である。その反面、インダクタからの雑音成分の
放射の問題がある。しかし、本発明による半導体集積回
路パッケージにおいては、インダクタを構成する導体パ
ターン２６は、パッケージ基板のほぼ全面に広がって接
地電位にある第１及び第２の導電層１４及び１８によっ
て上下から挾まれているので、放射電磁界は、はぼ完全
にシールドされるので、問題とはならない。゛なお、上
記実施例にふいて、インダクタを構成する導体パターン
２６は、渦巻き状であるが、インダクタを構成できるな
らば、蛇行状はかのとのような形状でもよい。例えば、
蛇行状の導体パターンとするならば、その両端から接続
線を引き出すときに、導体パターンと交差しないので、
配線に都合がよい。
また、上記実施例では、第３の絶縁層２０の上面を半導
体集積回路チップ実装面としているが、第１の絶縁層１
２の下面を半導体集積回路チップ実装面とし、第３の絶
縁層の上面にリード］２２を固定してもよい。
体集積回路チップ実装面としているが、第１の絶縁層１
２の下面を半導体集積回路チップ実装面とし、第３の絶
縁層の上面にリード］２２を固定してもよい。
更に、上記実施例は、本発明を、ＤＩＰ型パッケージを
形成する半導体集積回路パッケージに適用した例である
が、本発明による半導体集積回路パッケージは、ＤＩＰ
型パッケージに限らず、４方向に外部リードが延びるＱ
ｕａｄ型パッケージにも、また、ＳＩＰ型パッケージ
（シングル−インライン−パッケージ）にも適用できる
。
形成する半導体集積回路パッケージに適用した例である
が、本発明による半導体集積回路パッケージは、ＤＩＰ
型パッケージに限らず、４方向に外部リードが延びるＱ
ｕａｄ型パッケージにも、また、ＳＩＰ型パッケージ
（シングル−インライン−パッケージ）にも適用できる
。
発明の効果
以上の説明から明らかなように、本発明による半導体集
積回路パッケージは、内部に電源ラインフィルタを具備
しているので、別途電源ラインフィルタを一々基板に設
ける必要なく、従って、半導体集積回路装置を組み込ん
だ装置を小型化できる。
積回路パッケージは、内部に電源ラインフィルタを具備
しているので、別途電源ラインフィルタを一々基板に設
ける必要なく、従って、半導体集積回路装置を組み込ん
だ装置を小型化できる。
第１図は、本発明による半導体集積回路パッケージの１
実施例の斜視図、第２図は、第１図の半導体集積回路パ
ッケージに組み込まれているインダクタを形成する導体
パターンの１例を示すパターン図、そして、第３図は、
第１図の半導体集積回路パッケージに組み込すれている
インダクタと、そのインダクタを挟んでいる接地導体層
とにょっ“て構成されるＬＣフィルタの等価回路図であ
る。 〔主な参照番号〕 ｌＯ・・多層構造のパッケージ基板、 １２・・第１の絶縁層、１４・・第１の導体層、１６・
・内部に導体パターンを有する第２の絶縁層、１８・・
第２の導体層、２０・・第３の絶縁層、２０、２２・・
リード、２４・・導体パッド、特許出願人 住友電気工
業株式会社 代理人 弁理士新居正彦
実施例の斜視図、第２図は、第１図の半導体集積回路パ
ッケージに組み込まれているインダクタを形成する導体
パターンの１例を示すパターン図、そして、第３図は、
第１図の半導体集積回路パッケージに組み込すれている
インダクタと、そのインダクタを挟んでいる接地導体層
とにょっ“て構成されるＬＣフィルタの等価回路図であ
る。 〔主な参照番号〕 ｌＯ・・多層構造のパッケージ基板、 １２・・第１の絶縁層、１４・・第１の導体層、１６・
・内部に導体パターンを有する第２の絶縁層、１８・・
第２の導体層、２０・・第３の絶縁層、２０、２２・・
リード、２４・・導体パッド、特許出願人 住友電気工
業株式会社 代理人 弁理士新居正彦
Claims (3)
- （１）パッケージ基板が、第１の絶縁層と、該第１の絶
縁層の上に重ねられて該第１の絶縁層のほぼ全面に広が
る第１の導体層と、該第１の導体層の上に重ねられて内
部にインダクタをなす導体パターンを有する第２の絶縁
層と、該第２の絶縁層の上に重ねられて該第２の絶縁層
のほぼ全面に広がる第２の導体層と、該第２の導体層の
上に重ねられた第３の絶縁層とを具備して構成されてお
り、前記第１の絶縁層には、外部より電力を供給するた
めのリードと、接地接続用リードと、信号を入力または
出力するためのリードとが設けられ、前記第３の絶縁層
の表面は、半導体集積回路チップの実装面をなし、その
周辺部分に導体パッドが形成されており、前記第１及び
第２の導体層は前記接地接続用リードに接続されて、前
記導体パターンとの間に分布容量が形成され、該導体パ
ターンと前記第１及び第２の導体層とによりＬＣフィル
タが構成され、前記外部より電力を供給するためのリー
ドは、前記導体パターンの一端に接続され、該導体パタ
ーンの他端が、前記半導体集積回路チップの電力供給端
に接続されるべき導体パッドに接続されていることを特
徴とする半導体集積回路パッケージ。 - （２）前記第２の絶縁層は、一対の絶縁材料層の間に導
体パターンが形成されて構成され］でいることを特徴と
する特許請求の範囲第１項記載の半導体集積回路パッケ
ージ。 - （３）前記導体パターンは、渦巻き状または蛇行状であ
ることを特徴とする特許請求の範囲第１項又は第２項記
載の半導体集積回路パ、ソケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8275584A JPS60225449A (ja) | 1984-04-24 | 1984-04-24 | 半導体集積回路パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8275584A JPS60225449A (ja) | 1984-04-24 | 1984-04-24 | 半導体集積回路パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60225449A true JPS60225449A (ja) | 1985-11-09 |
Family
ID=13783252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8275584A Pending JPS60225449A (ja) | 1984-04-24 | 1984-04-24 | 半導体集積回路パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225449A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH668160GA3 (ja) * | 1987-04-22 | 1988-12-15 | ||
| JPH0297107A (ja) * | 1988-10-03 | 1990-04-09 | Takeshi Ikeda | Ｉｃ素子用ノイズ発生防止回路 |
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