JPS6021488B2 - PWM modulation circuit - Google Patents

Description

【発明の詳細な説明】[Detailed description of the invention]

この発明は、例えばテレビ受像機の音量をリモコンする
場合に使用して好適なＰＷＭ変調回路に関する。 例えば、テレビ受像機の音量をリモコンする場合には、
テレビを見ている者が音量を変更するごとに、送信機か
ら第１図Ａに示すように超音波パルスＰａを送信する。 そしてこの超音波パルスＰａをテレビ受信機で受信して
第１図Ｂに示すように、超音波パルスＰａごとにパルス
Ｐｂを得、このパルスＰｂをＰＷＭ変調回路に供給して
第１図Ｃに示すように超音波パルスＰａごとにパルス幅
が例えば増加するＰＷＭパルスＰｃを得、このパルスＰ
ｃを積分して超音波パルスＰａごとにレベルが増加する
直流電圧Ｖｄを得、この電圧Ｖｄで音声アンプの利得を
制御する。従って、超音波パルスＰａごとにテレべの音
量を大きくできる。 また、別の超音波パルスにより同様にして音量を小さく
することもできる。この場合、その昔声アンプを専用の
ＩＣで構成すれば、制御電圧ｙｄと利得との関係を、第
２図に破線で示すような特性にでき、この特性であれば
、なんら問題がないが、そのような専用のにを開発した
のでは、きわめて高価になってしまつｏそこで、実際に
は、その昔声アンプを一般用のにで構成してコストアッ
プにならないようにしているが、そのような一般用のＩ
Ｃでは、制御電圧Ｖｄと利得との関係が、第２図に実線
で示すようになってしまい、制御電圧Ｖｄの変化範囲は
、電圧Ｖｍｊｎ以上でなければならない。 そこで、従来においては、例えば６ビットのアップカウ
ンタと、やはり６ビットのアップダウンカウンタとを組
み合わせてＰＷＭ変調回路を構成している。 しかしながら、この場合には、２つのカウンタとして共
に６ビットのものを使用しているにもかかわらず、得ら
れるＰＷＭパルスのパルス幅の変化のステップ数は１５
（＝公一１）ステップとなってしまい、実質的には４ビ
ットのカウンタの働きになってしまう。 この発明は、このような問題点を解決したＰＷＭ変調回
路を提供しようとするものである。 以下その一例について説明しよう。第３図において、２
１は例えば立ち下がりトリガタイプの６ビットのバイナ
リアツプカウンタを示し、これには発振回路１１から一
定周波数のクロックパルスがカウント入力として供給さ
れる。 そして、このカウンタ２１の出力端子Ａ〜Ｄに得られる
出力Ｑ，〜Ｑがオア回路３６に供給され、そのオア出力
Ｑ６が、立ち下がりトリガタイプのＲＳフリップフロッ
プ回路５１のセット端子Ｓに供給される。また、２２は
例えば立ち下がりトリガタイプの４ビットのバイナリア
ツブダウンカウンタを示し、このカウンタ２２の下位ビ
ットの出力端子Ａ〜Ｄに得られる出力Ｐ，〜Ｐ４がイク
スクルーシブオア回路３１〜３４に供総合されると共に
、カリン夕２１の出力Ｑ，〜Ｑがィクスクルーシプオア
回路３１〜３４に供論蒼され、そのィクスクルーシブオ
ア出力がオア回路３５に供給され、そのオア出力Ｑ５が
フリップフロツプ回路５１のリセット端子Ｒに供給され
る。 さらに、カウン夕２１の上位ビットの出力端子Ｅ，Ｆに
得られる出力Ｑ，６，Ｑ２がアンド回路３８に供給され
、そのアンド出力Ｑ３８がオア回路３７に供給されると
共に、フリップフロップ回路５１のＱ出力Ｑ，がオア回
路３７に供給され、そのオア出力Ｑ７が出力様子６３に
取り出される。 また、６１，６２は入力端子を示し、端子６１には、Ｐ
ＷＭパルスのパルス幅を広げる変調パルスＰｕ（第１図
のパルスＰｂに対応する）が供給され、また、端子６２
には、ＰＷＭパルスのパルス幅を狭める変調パルスＰｄ
が供給される。そして、カウンタ２２の出力Ｐ，〜Ｐ８
がナンド回路４３に供給され、そのナンド出力Ｑ４３が
アンド回路４１に供給されると共に、端子６１からの変
調パルスＰｕがアンド回路４１に供給され、そのアンド
出力がカウンタ２２にアップカウント入力として供給さ
れる。 さらに、カウンタ２２の出力Ｐ，〜Ｐ８がィンヒビット
回路４４に供給され、そのィンヒビツト出力ね凶がアン
ド回路４２に供給されると共に、様子６２からの変調パ
ルスＰｄがアンド回路４２に供聯合され、そのアンド出
力がカウンタ２２にダウンカウント入力として供給され
る。このような構成によれば、第４図に示すタイミング
チャートの動作が行われてＰＷＭパルスが得られる。 すなわち、カウンタ２１には一定周波数のクロツクパル
スが供甥給されているので、カウンタ２１からは一定の
周期で変化するバィナリ出力Ｑ，〜Ｑ２（第４図Ａ〜Ｆ
）が得られる。 また、変調パルスＰｕ，Ｐｄが供給されなければ、カウ
ンタ２２の内容は一定であり、そのバィナリ出力Ｐ，〜
Ｐ８（第４図Ｇ〜Ｊ）は、例えば“０”，“１”，“０
”，“０”である。そして、オア回路３６には、カウン
タ出力Ｑ，〜仏が供給されているので、オア出力Ｑ＄（
第４図Ｋ）は、Ｑ，〜Ｑ＝“０”のときだけ“０”にな
り、Ｑ３６＝“０”になると、これによりフリツプフロ
ップ回路５１がセットされるので、このとき、フリツプ
フロツプ回路５１の出力ね５，（第４図Ｍ）は“１”に
なる。 また、カワンタ出力Ｑ，〜Ｑ８、Ｐ，〜Ｐ８がイクスク
ルーシプオア回路３１〜３４に供給されると共に、その
イクスクルーシブオア出力がオア回路３５に供給されて
いるので、Ｑ，〜Ｑ８＝Ｐ．〜Ｐ８のときだけオア回路
３５の出力Ｑ３５（第４図Ｌ）は、“０”になり、Ｑ３
５＝“０”になると、これによりフリツプフロツプ回路
５１がリセットされてＱ，＝“０”となる。 すなわち、出力Ｑ，は、カウンタ出力Ｑ，〜Ｑ８＝“０
”になると“１”になり、カウンタ出力Ｑ，〜Ｑがカウ
ンタ出力Ｐ，〜Ｐ８に一致すると“０”になる。 そして、アンド回路３８の出力Ｑ斑（第４図Ｎ）は、カ
ウンタ出力Ｑ，６，Ｑ２が“１”のときに“１”になり
、この出力Ｑ８がオア回路３７に供給されると共に、出
力は，がオア回路３７に供給されるので、出力端子６３
には第４図０に示す出力Ｑ？が取り出される。 そして、この状態で、入力端子６１に変調パルスＰｕが
供給されると、このとき、ナンド回路４３の出力Ｑ３は
‘‘１”であるからパルスＰｕはアンド回路４１を通じ
てカウンタ２２にアップカウント入力として供Ｖ給され
るので、カウンタ出力Ｐ，は破線で示すように“１”に
なる。 従って、Ｑ３５＝“０”となる期間は、破線で示すよう
に出力Ｑ，の１′２サイクル期間△７だけ遅れるので、
Ｑ５，＝“１”である期間は、△７だけ増加し、Ｑ３７
＝“１”の期間も△７だけ増加する。すなわち、変調パ
ルスＰｕによって出力Ｑ幻のパルス幅は△７だけ増加し
たことになる。そして、以下同様にして変調パルスＰｕ
が供給されるごとに出力Ｑ幻のパルス幅は△すづつ増加
する。 また、変調パルスＰｄが供給された場合には、変調パル
スＰｄごとにカウンタ２２の内容が減少するので、上述
とは逆に出力Ｑ幻のパルス幅は△↑づつ減少する。 従って、出力Ｑ７は、変調パルスＰｕ，ＰｄによってＰ
ＷＭ変調されたＰＷＭパルスである。 なお、ナンド回路４３及びィンヒビット回路４４がない
場合には、変調パルスＰｕが連続して供給されてＰ，〜
Ｐ８＝“１”になったとき、すなわち、カゥンタ２２の
内容が最大値〔１５〕になったとき、次に変調パルスＰ
ｕが供給されると、カウンタ２２の内容は、オーバーフ
ローにより最大値〔１５〕から最小値The present invention relates to a PWM modulation circuit suitable for use, for example, when controlling the volume of a television receiver by remote control. For example, when controlling the volume of a TV receiver,
Every time a person watching television changes the volume, the transmitter transmits an ultrasonic pulse Pa as shown in FIG. 1A. Then, this ultrasonic pulse Pa is received by a television receiver to obtain a pulse Pb for each ultrasonic pulse Pa as shown in FIG. 1B, and this pulse Pb is supplied to a PWM modulation circuit as shown in FIG. As shown, a PWM pulse Pc whose pulse width increases for each ultrasonic pulse Pa is obtained, and this pulse P
A DC voltage Vd whose level increases with each ultrasonic pulse Pa is obtained by integrating c, and the gain of the audio amplifier is controlled by this voltage Vd. Therefore, the volume of the television can be increased for each ultrasonic pulse Pa. Further, the volume can be similarly reduced by using another ultrasonic pulse. In this case, if the conventional voice amplifier is configured with a dedicated IC, the relationship between the control voltage yd and the gain can be made to have the characteristics shown by the broken line in Figure 2, and with this characteristic, there will be no problem. Developing such a dedicated unit would have been extremely expensive.In practice, however, in the past, voice amplifiers were constructed using general-purpose units to avoid increasing costs. Such general purpose I
In C, the relationship between the control voltage Vd and the gain is as shown by the solid line in FIG. 2, and the range of change of the control voltage Vd must be equal to or greater than the voltage Vmjn. Therefore, conventionally, a PWM modulation circuit is constructed by combining, for example, a 6-bit up counter and a 6-bit up/down counter. However, in this case, although both 6-bit counters are used, the number of steps in the change in the pulse width of the obtained PWM pulse is 15.
(=common 1) step, and it essentially functions as a 4-bit counter. The present invention aims to provide a PWM modulation circuit that solves these problems. An example of this will be explained below. In Figure 3, 2
1 indicates, for example, a falling trigger type 6-bit binary up counter, to which a clock pulse of a constant frequency is supplied from the oscillation circuit 11 as a count input. The outputs Q, -Q obtained at the output terminals A to D of the counter 21 are supplied to the OR circuit 36, and the OR output Q6 is supplied to the set terminal S of the falling trigger type RS flip-flop circuit 51. Ru. Further, 22 indicates, for example, a falling trigger type 4-bit binary up-down counter, and the outputs P, -P4 obtained at the output terminals A to D of the lower bits of this counter 22 are output to the exclusive OR circuits 31 to 34. At the same time, the outputs Q, to Q of the converter 21 are supplied to the exclusive OR circuits 31 to 34, the exclusive OR output is supplied to the OR circuit 35, and the OR output Q5 is supplied to the exclusive OR circuits 31 to 34. It is supplied to the reset terminal R of the flip-flop circuit 51. Further, the outputs Q, 6, Q2 obtained at the output terminals E, F of the upper bits of the counter 21 are supplied to the AND circuit 38, and the AND output Q38 is supplied to the OR circuit 37, and the output terminals of the flip-flop circuit 51 are supplied to the AND circuit 38. The Q output Q, is supplied to the OR circuit 37, and the OR output Q7 is taken out as the output state 63. Further, 61 and 62 indicate input terminals, and the terminal 61 has P
A modulation pulse Pu (corresponding to the pulse Pb in FIG. 1) that widens the pulse width of the WM pulse is supplied, and the terminal 62
is a modulation pulse Pd that narrows the pulse width of the PWM pulse.
is supplied. Then, the output P of the counter 22, ~P8
is supplied to the NAND circuit 43, its NAND output Q43 is supplied to the AND circuit 41, the modulated pulse Pu from the terminal 61 is supplied to the AND circuit 41, and its AND output is supplied to the counter 22 as an up-count input. Ru. Furthermore, the outputs P, -P8 of the counter 22 are supplied to the inhibit circuit 44, and the inhibit output is supplied to the AND circuit 42, and the modulated pulse Pd from the circuit 62 is combined with the AND circuit 42, and the output of the inhibit circuit 44 is supplied. The AND output is provided to counter 22 as a down count input. According to such a configuration, the operation shown in the timing chart shown in FIG. 4 is performed to obtain a PWM pulse. That is, since the counter 21 is supplied with a clock pulse of a constant frequency, the counter 21 outputs binary outputs Q, ~Q2 (Fig. 4 A to F) that change at a constant cycle.
) is obtained. Moreover, if the modulation pulses Pu, Pd are not supplied, the contents of the counter 22 are constant, and its binary outputs P, ~
P8 (Fig. 4 G to J) is, for example, "0", "1", "0"
”, “0”.The OR circuit 36 is supplied with the counter outputs Q, 〜F, so the OR output Q$(
K) in FIG. 4 becomes "0" only when Q, ~Q = "0", and when Q36 = "0", the flip-flop circuit 51 is set. The output 5, (M in FIG. 4) becomes "1". Furthermore, since the Kawanta outputs Q, ~Q8, P, ~P8 are supplied to the exclusive OR circuits 31 to 34, and the exclusive OR output thereof is supplied to the OR circuit 35, Q, ~Q8= P. ~P8 only, the output Q35 of the OR circuit 35 (L in Figure 4) becomes "0", and Q3
When Q5 becomes "0", the flip-flop circuit 51 is reset and Q, becomes "0". That is, the output Q, is the counter output Q, ~Q8="0
”, it becomes “1”, and when the counter outputs Q, ~Q match the counter outputs P, ~P8, it becomes “0”. Then, the output Q unevenness of the AND circuit 38 (N in Fig. 4) is the counter output When Q, 6, Q2 are "1", it becomes "1", and this output Q8 is supplied to the OR circuit 37, and since the output is supplied to the OR circuit 37, the output terminal 63
is the output Q? shown in Figure 40. is taken out. In this state, when the modulation pulse Pu is supplied to the input terminal 61, since the output Q3 of the NAND circuit 43 is ``1'', the pulse Pu passes through the AND circuit 41 to the counter 22 as an up-count input. Since V is supplied, the counter output P becomes "1" as shown by the broken line. Therefore, the period during which Q35="0" is 1'2 cycle period △ of the output Q, as shown by the broken line. Since it is delayed by 7,
The period when Q5,="1" increases by △7, and Q37
="1" period also increases by Δ7. That is, the pulse width of the output Q illusion is increased by Δ7 due to the modulation pulse Pu. Then, in the same manner, the modulation pulse Pu
The pulse width of the output Q phantom increases by Δ each time the output Q is supplied. Further, when the modulation pulse Pd is supplied, the content of the counter 22 decreases for each modulation pulse Pd, so contrary to the above, the pulse width of the output Q illusion decreases by △↑. Therefore, the output Q7 is changed to P by the modulation pulses Pu and Pd.
It is a WM modulated PWM pulse. Note that if the NAND circuit 43 and the inhibit circuit 44 are not present, the modulation pulse Pu is continuously supplied and the pulses P, .
When P8 becomes “1”, that is, when the content of the counter 22 reaches the maximum value [15], the next modulation pulse P
When u is supplied, the contents of the counter 22 change from the maximum value [15] to the minimum value due to overflow.

〔０〕になってし
まう。 従って、フリップフロツプ回路５１がセットされる時点
と、リセットされる時点とが第４図の場合とは逆になる
ので、出大蛇３７のパルス幅がそれまでは最大であった
のに、急激に最小になってしまう。従って、このような
出力Ｑ７を使用して第１図において説明したような方法
で音量のリモコンを行っている場合には、一方向のりモ
コン操作を続けると、リモコンの操作につれて音量が次
第に大きくなり、ついには最大になるが、次の瞬間には
最大から最小になってしまう。また、同様に、変調パル
スＰｄだけが連続して供給された場合には、出力Ｑ７の
パルス幅が次第に小さくなり、ついては最小になるが、
次に急激に最大になり、従って、音量は、次第に小さく
なり、最小になると、次の瞬間には最大になってしまう
。 そして、このように急激に音量が変化することは当然の
ことながら好ましくない。 そこで、この例においては、ナンド回路４３及びィンヒ
ビット回路４４が設けられている。 すなわち、変調パルスＰｄが連続して供給されてカウン
タ２２の内容が所定値〔１〕、すなわち、Ｐ，＝‘‘１
”．Ｐ２〜Ｐ８＝“０”になると、インヒビツト回路４
４の出力ね４４が“０”になるので、次に変調パルスＰ
ｄが端子６２に供給されても、これはアンド回路４２で
阻止されてカウンタ２２に供給されない。従って、カウ
ンタ２２の内容は、所定値〔１〕よりも小さくならない
ので、出力Ｑｗのパルス幅が急激に変化して音量が最小
から最大に急激に変化することがない。同様に、ナンド
回路４３によってカウンタ２２の内容は最大値〔１５〕
からIt becomes [0]. Therefore, the time point at which the flip-flop circuit 51 is set and the time point at which it is reset are opposite to those shown in FIG. Become. Therefore, when using output Q7 to control the volume using the method explained in Figure 1, if you continue to operate the remote control in one direction, the volume will gradually increase as you operate the remote control. , it eventually reaches its maximum, but in the next moment it goes from maximum to minimum. Similarly, when only the modulation pulse Pd is continuously supplied, the pulse width of the output Q7 gradually becomes smaller, and then reaches the minimum, but
Next, the volume suddenly reaches a maximum, and therefore the volume gradually decreases, reaching a minimum and then reaching a maximum the next instant. Naturally, such a sudden change in volume is undesirable. Therefore, in this example, a NAND circuit 43 and an inhibit circuit 44 are provided. That is, the modulated pulse Pd is continuously supplied and the content of the counter 22 becomes the predetermined value [1], that is, P,=''1
". When P2 to P8 = "0", the inhibit circuit 4
Since the output 44 of 4 becomes "0", the modulation pulse P
Even if d is supplied to the terminal 62, it is blocked by the AND circuit 42 and is not supplied to the counter 22. Therefore, the content of the counter 22 will not become smaller than the predetermined value [1], so the pulse width of the output Qw will not change suddenly and the volume will not change suddenly from the minimum to the maximum. Similarly, the content of the counter 22 is set to the maximum value [15] by the NAND circuit 43.
from

〔０〕にオーバーフローすることがないので、出力
ぬ釘のパルス幅が最大値から最小値に急激に変化するこ
とがなく、従って、音量が最大から最小に急激に変化す
ることがない。 こうして、この例においては、カウン夕２２の内容が〔
１〕から〔１５〕までの範囲で１５ステップにわたって
変化して出力Ｑ町のうち出力Ｑ５・に対応する部分は△
７から１５△丁までの範囲を１５ステップに変化し、ま
た、出力Ｑ７のうち出力Ｑ蟹に対応する部分のパルス幅
は常に一定値１６△丁であるか、１周期における出力Ｑ
７の合計のデューテイレシオは、最小値＝（１×３十１
６）△７／６４△７≦３０％最大値＝（１５×３十１６
）△７／６４△↑≦９５％となり、積分電圧ｙｄは、３
０％から９５％の間を１５ステップで変化することにな
る。 以上のように、ＰＷＭパルスＱ３７を得ることができる
が、特にこの発明によれば、出力Ｑ７のうち、アンド出
力Ｑ斑に対応する部分は、変調パルスＰｕ，Ｐｄにかか
わらず常に一定のパルス幅で得られるので、この出力ね
３７を積分した場合、この世力ね斑に対応する部分によ
って第２図の最小電圧Ｖｍｉｎを得ることができる。 しかも、この場合、変調パルスＰ↓Ｐｄによって出力Ｑ
７のパルス幅が変化するとき、その変化のステップ数は
、カウンタ２２のビット数に対応して（２−１）＝１５
ステップとなるので、すなわち、カウンタ２２のステッ
プ数に等しくなるので、カウンタ２２にむだがない。ま
た、これにより高価なアップダウンカウント２２による
コストアップがなくなる。第５図はこの発明の他の例を
示し、この例においては、出力Ｑ，，Ｑ〜Ｑ２がィンヒ
ビツト回路７１〜７３に供給され、そのインヒビット出
力Ｑ７，〜Ｑ７３がオア回路３７に供孫台される。従っ
て、この回路のタイムチャートは第６図に示すようにな
り（第６図Ａ〜Ｎは第４図Ａ〜Ｎと同じ）、すなわち、
出力Ｑ７，は変調パルスＰ山Ｐｄによってパルス幅が変
化し、出力Ｑ７５，Ｑ７３は常に一定のパルス幅となり
、これら出力Ｑ７，〜Ｑ７３によってＰＷＭ出力Ｑ３７
が得られる。従って、この出力Ｑ初の１周期における合
計のデューティーレシオは、最小値：（１十２４）△７
／舷△↑…３９％最大値＝（１５十２４）△７／私△丁
三６１％となり、積分電圧ｙｄは、３９％から６１％の
間を１５ステップで変化することになる。 なお、上述のおいて、ＰＷＭ出力Ｑ５，の形成方法につ
いては、特に問わない。Since there is no overflow to [0], the pulse width of the output signal does not change suddenly from the maximum value to the minimum value, and therefore the volume does not change suddenly from the maximum value to the minimum value. Thus, in this example, the contents of counter 22 are [
It changes over 15 steps in the range from [1] to [15], and the part corresponding to the output Q5 of the output Q town is △
The range from 7 to 15△tons is changed in 15 steps, and the pulse width of the part corresponding to the output Q crab in the output Q7 is always a constant value of 16△tons, or the output Q in one cycle is changed in 15 steps.
The total duty ratio of 7 is the minimum value = (1 × 3 + 1
6) △7/64△7≦30% maximum value = (15 x 316
)△7/64△↑≦95%, and the integrated voltage yd is 3
It changes in 15 steps between 0% and 95%. As described above, the PWM pulse Q37 can be obtained. In particular, according to the present invention, the portion of the output Q7 corresponding to the AND output Q irregularity always has a constant pulse width regardless of the modulation pulses Pu and Pd. Therefore, when this output curve 37 is integrated, the minimum voltage Vmin shown in FIG. 2 can be obtained by the portion corresponding to this power curve. Moreover, in this case, the modulation pulse P↓Pd causes the output Q
When the pulse width of 7 changes, the number of steps of the change is (2-1)=15 corresponding to the number of bits of the counter 22.
Since the number of steps is equal to the number of steps of the counter 22, there is no waste in the counter 22. Moreover, this eliminates the cost increase due to the expensive up/down count 22. FIG. 5 shows another example of the present invention. In this example, the outputs Q, . be done. Therefore, the time chart of this circuit is as shown in FIG. 6 (FIG. 6 A to N are the same as FIG. 4 A to N), that is,
The pulse width of the output Q7 changes depending on the modulation pulse P peak Pd, and the outputs Q75 and Q73 always have a constant pulse width, and these outputs Q7 and ~Q73 change the PWM output Q37.
is obtained. Therefore, the total duty ratio in the first cycle of this output Q is the minimum value: (1 + 24) △7
/Port△↑...39% Maximum value = (15 plus 24)△7/I△Cho3 61%, and the integrated voltage yd changes from 39% to 61% in 15 steps. Note that, in the above description, there is no particular limitation on the method of forming the PWM output Q5.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図及び第２図はこの発明を説明するための図、第３
図はこの発明の一例の系統図、第４図はその波形図、第
５図はこの発明の他の例の系統図、第６図はその波形図
である。 ２１，２２はカウンタ、５１はフリツプフロツプ回路で
ある。 第１図 第２図 第３図 第５図 図 寸 船 図 船Figures 1 and 2 are diagrams for explaining this invention;
The figure is a system diagram of an example of this invention, FIG. 4 is a waveform diagram thereof, FIG. 5 is a system diagram of another example of this invention, and FIG. 6 is a waveform diagram thereof. 21 and 22 are counters, and 51 is a flip-flop circuit. Figure 1 Figure 2 Figure 3 Figure 5 Dimensions of the ship

Claims (1)

【特許請求の範囲】[Claims] １ クロツクパルスをカウンタに供給して一定の周期で
変化するカウント出力を得、このカウント出力のうちの
下位ビツトの出力を使用して変調パルスによつてＰＷＭ
変調されたＰＷＭ出力を得ると共に、上記カウント出力
のうちの上位ビツトの出力と上記ＰＷＭ出力とを論理回
路に供給して上記カウント出力の各周期において、上記
ＰＷＭ出力と一定のパルス幅の出力とからなるＰＷＭパ
ルスを得るようにしたＰＷＭ変調回路。1. Supply a clock pulse to the counter to obtain a count output that changes at a constant cycle, and use the output of the lower bit of this count output to perform PWM with a modulation pulse.
In addition to obtaining a modulated PWM output, the output of the upper bits of the count output and the PWM output are supplied to a logic circuit, and in each cycle of the count output, the PWM output and an output of a constant pulse width are combined. A PWM modulation circuit configured to obtain a PWM pulse consisting of.