JP2994941B2 - Pulse width modulation signal output circuit - Google Patents
Pulse width modulation signal output circuitInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、アナログ信号を、変調
度が1/3〜2/3にあるパルス幅変調信号に変換する
ためのパルス幅変調信号出力回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse width modulation signal output circuit for converting an analog signal into a pulse width modulation signal having a modulation degree of 1/3 to 2/3.
【0002】[0002]
【従来の技術】近年、一般電話回線を用いて映像信号等
を含む種々のデータがパルス幅変調信号により伝送され
ている。そして、一般電話回線を用いるために、パルス
幅変調信号の有する占有帯域は、狭いことが望ましく、
変調度が1/2であれば最も占有帯域が狭いことが知ら
れている。そこで、変調度1/2を中心として、変調度
が所定範囲で変化するパルス幅変調信号が一般的に利用
されている。2. Description of the Related Art In recent years, various data including video signals and the like have been transmitted by pulse width modulation signals using general telephone lines. In order to use a general telephone line, the occupied band of the pulse width modulation signal is preferably narrow,
It is known that the occupied band is narrowest when the modulation factor is 1/2. Therefore, a pulse width modulation signal whose modulation degree changes within a predetermined range around the modulation degree 1/2 is generally used.
【0003】[0003]
【発明が解決しようとする課題】従来のパルス幅変調信
号に変換する回路にあっては、入力信号としてのアナロ
グ信号に対応した変調度のパルス幅変調信号を出力させ
るものである。そこで、アナログ信号が異常に高いまた
は低い電圧値であって誤りがあっても、これに対応して
変調度が異常に高いまたは低いパルス幅変調信号が出力
されていた。したがって、出力されるパルス幅変調信号
の変調度は必ずしも所定範囲内に制限されずに、占有帯
域が広くなる虞があった。A conventional circuit for converting to a pulse width modulation signal is to output a pulse width modulation signal having a modulation factor corresponding to an analog signal as an input signal. Therefore, even if the analog signal has an abnormally high or low voltage value and has an error, a pulse width modulation signal with an abnormally high or low modulation factor is output in response to the error. Therefore, the modulation degree of the output pulse width modulation signal is not necessarily limited to a predetermined range, and the occupied band may be widened.
【0004】本発明は、上述のごとき従来の事情に鑑み
てなされたもので、アナログ信号をパルス幅変調信号に
変換するのにその変調度が1/3〜2/3となるように
したパルス幅変調信号出力回路を提供することを目的と
する。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned conventional circumstances, and has been made in consideration of the above-mentioned circumstances. In order to convert an analog signal into a pulse width modulation signal, a pulse having a modulation degree of 1/3 to 2/3 is used. An object of the present invention is to provide a width modulation signal output circuit.
【0005】[0005]
【課題を解決するための手段】かかる目的を達成するた
めに、本発明のパルス幅変調信号出力回路は、アナログ
信号を変調度が1/3〜2/3であるパルス幅変調信号
に変換するパルス幅変調和信号出力回路であって、伝送
信号の周波数の3倍の周波数のクロックパルスを3進の
リングカウンタに与え、その1桁の出力をエミッタが接
地された第1のNPNトランジスタのベースに与え、2
桁の出力をPNPトランジスタのエミッタに与え、3桁
の出力をコレクタに電圧が印加された第2のNPNトラ
ンジスタのベースに与え、前記アナログ信号を前記PN
Pトランジスタのベースに与え、前記PNPトランジス
タのコレクタと前記第1のNPNトランジスタのコレク
タと前記第2のNPNトランジスタのエミッタとコンデ
ンサの一端と比較反転回路の入力端とを接続し、前記コ
ンデンサの他端を接地し、前記比較反転回路の出力端よ
り前記パルス幅変調信号を出力するように構成されてい
る。To achieve the above object, a pulse width modulation signal output circuit according to the present invention converts an analog signal into a pulse width modulation signal having a modulation factor of 1/3 to 2/3. A pulse width modulation sum signal output circuit, wherein a clock pulse having a frequency three times the frequency of a transmission signal is supplied to a ternary ring counter, and one digit of the output is supplied to a base of a first NPN transistor whose emitter is grounded. Given to 2
The digit output is given to the emitter of the PNP transistor, the three digit output is given to the base of the second NPN transistor whose voltage is applied to the collector, and the analog signal is sent to the PN transistor.
A collector of the PNP transistor, a collector of the first NPN transistor, an emitter of the second NPN transistor, one end of a capacitor, and an input end of a comparison inverting circuit; An end is grounded, and the pulse width modulation signal is output from an output end of the comparison inverting circuit.
【0006】[0006]
【作用】1伝送信号の期間が3進のリングカウンタの出
力により3つに区分され、第2区分の期間内でアナログ
信号の電圧に応じてパルス幅が増減される。The period of one transmission signal is divided into three by the output of the ternary ring counter, and the pulse width is increased or decreased according to the voltage of the analog signal within the period of the second division.
【0007】[0007]
【実施例】以下、本発明の実施例を、図1および図2を
参照して説明する。図1は、本発明のパルス幅変調信号
出力回路の一実施例の回路図であり、図2は、図1の回
路の動作を説明するタイムチャートである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. FIG. 1 is a circuit diagram of one embodiment of a pulse width modulation signal output circuit according to the present invention, and FIG. 2 is a time chart illustrating the operation of the circuit of FIG.
【0008】図1において、伝送信号の周波数の3倍の
周波数のクロックパルスが、3進のリングカウンタ10
のクロック入力端子12に与えられる。このリングカウ
ンタ10の1桁の出力端が抵抗14を介して第1のNP
Nトランジスタ16のベースに接続され、2桁の出力端
がPNPトランジスタ18のエミッタに接続され、3桁
の出力端が第2のNPNトランジスタ20のベースに接
続される。また、変調信号としてのアナログ信号が与え
られる変調信号入力端子22が、PNPトランジスタ1
8のベースに接続され、さらにダイオード24を逆方向
に介して第2のNPNトランジスタ20のベースに接続
される。そして、PNPトランジスタ18のコレクタと
第1のNPNトランジスタ16のコレクタと第2のNP
Nトランジスタ20のエミッタとコンデンサ26の一端
と比較反転回路としてのシュミットインバータ28の入
力端がともに接続される。そしてまた、コンデンサ26
の他端は接地され、第1のNPNトランジスタ16のベ
ースは抵抗30を介して接地され、第2のNPNトラン
ジスタ20のコレクタには例えば+5vの電圧が印加さ
れる。さらに、シュミットインバータ28の出力端が出
力端子32に接続される。In FIG. 1, a clock pulse having a frequency three times the frequency of a transmission signal is supplied to a ternary ring counter 10.
To the clock input terminal 12. The one-digit output terminal of the ring counter 10 is connected to a first NP through a resistor 14.
The output terminal of two digits is connected to the emitter of the PNP transistor 18, and the output terminal of three digits is connected to the base of the second NPN transistor 20. A modulation signal input terminal 22 to which an analog signal as a modulation signal is supplied is connected to the PNP transistor 1.
8 is connected to the base of the second NPN transistor 20 via the diode 24 in the reverse direction. The collector of the PNP transistor 18, the collector of the first NPN transistor 16, and the second NP
The emitter of the N-transistor 20, one end of the capacitor 26, and the input terminal of a Schmitt inverter 28 as a comparison inverting circuit are connected together. And again, the capacitor 26
Is grounded, the base of the first NPN transistor 16 is grounded via the resistor 30, and a voltage of, for example, +5 V is applied to the collector of the second NPN transistor 20. Further, the output terminal of the Schmitt inverter 28 is connected to the output terminal 32.
【0009】かかる構成において、図2を参照して動作
を説明する。クロック入力端子12に図2(a)のクロ
ックパルスが与えられると、リングカウンタ10の1桁
の出力は、図2(b)のごとく、1伝送信号の期間を3
区分した第1区分で“H”となり、第2,3区分で
“L”となる。また、2桁の出力は、図2(c)のごと
く、第2区分で“H”となり、第1,3区分で“L”と
なる。さらに、3桁の出力は、図2(d)のごとく、第
3区分で“H”となり、第1,2区分で“L”となる。
そこで、第1区分では、第1のNPNトランジスタ16
が導通して、コンデンサ26は急速に放電されてその端
子電圧は0vとなる。また、第3区分では、第2のNP
Nトランジスタ20が導通して、コンデンサ26は急速
に充電されてその端子電圧は、例えば5vの動作電圧と
なる。なお、リングカウンタ10の各桁の出力電圧は動
作電圧の5vである。そして、第2区分にあっては、第
1と第2のNPNトランジスタ16,20はともに非導
通であり、PNPトランジスタ18のエミッタには、例
えば5vのリングカウンタ10の2桁の出力が印加さ
れ、変調信号入力端子22に与えられるアナログ信号の
電圧に応じてコンデンサ26に徐々に充電がなされる。
アナログ信号の電圧が変動範囲の中央であれば、図2
(e)ののごとく、コンデンサ26の端子電圧が第2
区分の期間中央でシュミットインバータ28のしきい値
vsを超えるように充電される。そして、アナログ信号
の電圧が低ければ、図2(e)ののごとく、コンデン
サ26の端子電圧の上昇率が大きく、また高ければ、図
2(e)ののごとく、上昇率が小さくなる。したがっ
て、アナログ信号の電圧に応じてコンデンサ26の端子
電圧がシュミットインバータ28のしきい値vsを超え
るまでの期間が変化する。シュミットインバータ28か
らは、図2(f)のごときパルス幅変調信号が出力端子
32に出力される。ここで、アナログ信号の電圧が変動
範囲の中央であれば、そのパルス幅変調信号w1は変調
度は1/2であり、アナログ信号の電圧が低ければ、そ
のパルス幅変調信号w2は変調度は1/3以上であるが
1/2より低くなり、アナログ信号の電圧が高ければ、
そのパルス幅変調信号W3は変調度は2/3以下である
が1/2より高くなる。そして、アナログ信号の電圧が
異常に低いとしても出力されるパルス幅変調信号の変調
度は1/3となり、これより低い変調度とならず、逆に
異常に高いとしても出力されるパルス幅変調信号の変調
度は2/3となり、これより高い変調度とならない。The operation of such a configuration will be described with reference to FIG. When the clock pulse shown in FIG. 2A is applied to the clock input terminal 12, the one-digit output of the ring counter 10 changes the period of one transmission signal to three as shown in FIG.
It becomes "H" in the first section and "L" in the second and third sections. As shown in FIG. 2C, the two-digit output becomes "H" in the second section and "L" in the first and third sections. Further, as shown in FIG. 2D, the output of three digits becomes "H" in the third section and "L" in the first and second sections.
Therefore, in the first section, the first NPN transistor 16
Is conducted, the capacitor 26 is rapidly discharged, and its terminal voltage becomes 0V. In the third section, the second NP
The N transistor 20 conducts, the capacitor 26 is charged rapidly, and its terminal voltage becomes, for example, an operating voltage of 5V. The output voltage of each digit of the ring counter 10 is 5 V of the operating voltage. In the second section, the first and second NPN transistors 16 and 20 are both non-conductive, and the emitter of the PNP transistor 18 is applied with, for example, a two-digit output of the 5 V ring counter 10. The capacitor 26 is gradually charged in accordance with the voltage of the analog signal applied to the modulation signal input terminal 22.
If the voltage of the analog signal is at the center of the fluctuation range, FIG.
As shown in (e), the terminal voltage of the capacitor 26 becomes the second voltage.
It is charged to exceed the threshold v s of the Schmitt inverter 28 in a period the center of the segment. If the voltage of the analog signal is low, the rate of increase of the terminal voltage of the capacitor 26 is large as shown in FIG. 2E, and if the voltage of the analog signal is high, the rate of increase is small as shown in FIG. Therefore, the terminal voltage of the capacitor 26 changes the time to exceed the threshold v s of the Schmitt inverter 28 in accordance with the voltage of the analog signal. From the Schmitt inverter 28, a pulse width modulation signal as shown in FIG. Here, if the center of the voltage fluctuation range of the analog signal, the pulse width modulation signal w 1 is the degree of modulation is 1/2, the lower the voltage of the analog signal, the pulse width modulation signal w 2 is modulated The degree is 1/3 or more, but lower than 1/2, and if the voltage of the analog signal is high,
The pulse width modulation signal W 3 being Although modulation degree is less than 2/3 higher than 1/2. Then, even if the voltage of the analog signal is abnormally low, the modulation degree of the pulse width modulation signal output becomes 1/3, and the modulation degree does not become lower than this, and conversely, the pulse width modulation signal is output even if it is abnormally high. The modulation degree of the signal is 2/3, and does not become higher.
【0010】したがって、アナログ信号の電圧のいかん
にかかわらず、出力されるパルス幅変調信号は変調度が
1/3〜2/3となる。そこで、かかるパルス幅変調信
号を一般電話回線で伝送すれば、占有帯域が狭くて好適
である。Therefore, regardless of the voltage of the analog signal, the output pulse width modulation signal has a modulation degree of 1/3 to 2/3. Therefore, it is preferable to transmit such a pulse width modulated signal through a general telephone line because the occupied band is narrow.
【0011】なお、上記実施例において、比較反転回路
はシュミットインバータ28に限られず、比較作用とそ
の出力を反転させる作用を奏するいかなる回路構成であ
っても良い。In the above embodiment, the comparison inverting circuit is not limited to the Schmitt inverter 28, but may be any circuit having a comparing action and an action of inverting its output.
【0012】[0012]
【発明の効果】以上説明したように、本発明のパルス幅
変調信号出力回路は構成されているので、以下のごとき
格別な効果を奏する。As described above, since the pulse width modulation signal output circuit of the present invention is constituted, the following special effects can be obtained.
【0013】本発明のパルス幅変調信号出力回路にあっ
ては、出力されるパルス幅変調信号の変調度が1/3〜
2/3に制限されており、アナログ信号が異常に低いま
たは高い電圧では変調度が1/3または2/3とされ、
占有帯域のせまいパルス幅変調信号が出力される。そこ
で、一般電話回線等で伝送するのに好適なパルス幅変調
信号が得られる。In the pulse width modulation signal output circuit according to the present invention, the modulation degree of the output pulse width modulation signal is from 1/3 to 1/3.
When the analog signal is abnormally low or high voltage, the modulation degree is set to 1/3 or 2/3.
A pulse width modulation signal having a narrow occupied band is output. Thus, a pulse width modulated signal suitable for transmission over a general telephone line or the like can be obtained.
【図1】本発明のパルス幅変調信号出力回路の一実施例
の回路図である。FIG. 1 is a circuit diagram of an embodiment of a pulse width modulation signal output circuit according to the present invention.
【図2】図1の回路の動作を説明するタイムチャートで
ある。FIG. 2 is a time chart illustrating the operation of the circuit in FIG. 1;
10 3進のリングカウンタ 16 第1のNPNトランジスタ 18 PNPトランジスタ 20 第2のNPNトランジスタ 22 変調信号入力端子 26 コンデンサ 28 シュミットインバータ 32 出力端子 10 ternary ring counter 16 first NPN transistor 18 PNP transistor 20 second NPN transistor 22 modulation signal input terminal 26 capacitor 28 Schmitt inverter 32 output terminal
Claims (1)
であるパルス幅変調信号に変換するパルス幅変調信号出
力回路であって、伝送信号の周波数の3倍の周波数のク
ロックパルスを3進のリングカウンタに与え、その1桁
の出力をエミッタが接地された第1のNPNトランジス
タのベースに与え、2桁の出力をPNPトランジスタの
エミッタに与え、3桁の出力をコレクタに電圧が印加さ
れた第2のNPNトランジスタのベースに与え、前記ア
ナログ信号を前記PNPトランジスタのベースに与え、
前記PNPトランジスタのコレクタと前記第1のNPN
トランジスタのコレクタと前記第2のNPNトランジス
タのエミッタとコンデンサの一端と比較反転回路の入力
端とを接続し、前記コンデンサの他端を接地し、前記比
較反転回路の出力端より前記パルス幅変調信号を出力す
るように構成したことを特徴とするパルス幅変調信号出
力回路。An analog signal having a modulation degree of 1/3 to 2/3.
A pulse width modulation signal output circuit for converting a clock pulse having a frequency three times as high as the frequency of a transmission signal to a ternary ring counter, and a one-digit output of which is grounded at an emitter. The two-digit output is given to the base of the first NPN transistor, the two-digit output is given to the emitter of the PNP transistor, and the three-digit output is given to the base of the second NPN transistor whose voltage is applied to the collector. Applied to the base of the PNP transistor,
A collector of the PNP transistor and the first NPN
A collector of the transistor, an emitter of the second NPN transistor, one end of a capacitor and an input terminal of a comparison inverting circuit are connected, the other end of the capacitor is grounded, and the pulse width modulation signal is output from an output terminal of the comparing and inverting circuit. And a pulse width modulation signal output circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5352618A JP2994941B2 (en) | 1993-12-28 | 1993-12-28 | Pulse width modulation signal output circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5352618A JP2994941B2 (en) | 1993-12-28 | 1993-12-28 | Pulse width modulation signal output circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07202659A JPH07202659A (en) | 1995-08-04 |
JP2994941B2 true JP2994941B2 (en) | 1999-12-27 |
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ID=18425282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5352618A Expired - Lifetime JP2994941B2 (en) | 1993-12-28 | 1993-12-28 | Pulse width modulation signal output circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2994941B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030082778A (en) * | 2002-04-18 | 2003-10-23 | 이영수 | Process for producing handicraft clay whose main material is wax |
-
1993
- 1993-12-28 JP JP5352618A patent/JP2994941B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07202659A (en) | 1995-08-04 |
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