JPS60214125A - 歪等化回路 - Google Patents
歪等化回路Info
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- JPS60214125A JPS60214125A JP7039984A JP7039984A JPS60214125A JP S60214125 A JPS60214125 A JP S60214125A JP 7039984 A JP7039984 A JP 7039984A JP 7039984 A JP7039984 A JP 7039984A JP S60214125 A JPS60214125 A JP S60214125A
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- JP
- Japan
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- circuit
- distortion
- output
- integrating
- signal
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
- H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は歪等化回路に係り、特に歪による符号量干渉を
除去する為に使用する歪等化回路に関するものである。
除去する為に使用する歪等化回路に関するものである。
（ｂ） 従来技術と問題点
第１図は回線に依って発生する歪の等化を説明する為の
図である。
図である。
同図に於て、第１図■に示す様なａ部に正の振幅の歪成
分を持つ信号が装置に入力された時、第１図■に示す様
に歪成分に対応した逆極性のキャンセルパルスを第１図
■の信号に重畳する事により、第１図■に示す様に歪を
消去するものがある。
分を持つ信号が装置に入力された時、第１図■に示す様
に歪成分に対応した逆極性のキャンセルパルスを第１図
■の信号に重畳する事により、第１図■に示す様に歪を
消去するものがある。
第２図は歪等化回路の従来例を示す。
図中、１はデコーダを、２は第１の判定回路を、３は積
分回路を、４はディジタル／アナログ変換回路を、５〜
７は端子をそれぞれ示す。
分回路を、４はディジタル／アナログ変換回路を、５〜
７は端子をそれぞれ示す。
第３図は第２図の動作を説明する為の図で、左側の数字
は第２図の同じ数字の部分の波形を示す。
は第２図の同じ数字の部分の波形を示す。
そこで、第３図を参照しながら第２図の動作を説明する
。
。
端子５にバイポーラ信号が、端子６にクロックがそれぞ
れ加えられる（第３図■及び■参照）。
れ加えられる（第３図■及び■参照）。
バイポーラ信号はデコーダ１でクロックを用いてデコー
ドされるが、第１の判定回路２で歪の有無が判定される
。
ドされるが、第１の判定回路２で歪の有無が判定される
。
判定の方法としては時間ｎＴの時にバイポーラ信号が＋
１又は−１で時間（ｎ＋１）Ｔの時に０の場合、（ｎ
＋’ｌ ） Ｔの極性が正か負かによって歪の有無を判
定して“有”ならキャンセルパルスの振幅を増やし、“
無”なら振幅を減らす。
１又は−１で時間（ｎ＋１）Ｔの時に０の場合、（ｎ
＋’ｌ ） Ｔの極性が正か負かによって歪の有無を判
定して“有”ならキャンセルパルスの振幅を増やし、“
無”なら振幅を減らす。
上記の判定方法により第３図■のａの部分が歪成分と判
定され、ｂの部分が過補償成分と判定されたとする。
定され、ｂの部分が過補償成分と判定されたとする。
この場合、歪成分と判定されたａ点で積分回路３に加え
られる例えば１のレベルはｂ点でＯになる迄保持される
（第３図■参照）。
られる例えば１のレベルはｂ点でＯになる迄保持される
（第３図■参照）。
この矩形波の電圧が積分器３で積分されて得られた鋸歯
状波の出力電圧がディジタル／アナログ変換回路４に加
えられる（第３図■参照）。
状波の出力電圧がディジタル／アナログ変換回路４に加
えられる（第３図■参照）。
そして、ディジタル／アナログ変換回路４で変換された
アナログ電圧は歪等化器（図示せず）に加えられて等化
量が制御される。
アナログ電圧は歪等化器（図示せず）に加えられて等化
量が制御される。
上記の歪判定法は、バイポーラ信号の〔１，０〕又は（
−１，０）即ちデータの（１，０）パターンの時のみ使
用する事ができ、それ以外のパターンの時には前回の判
定結果を保持して置く為にバイポーラ信号中に（１，Ｏ
）パターンが長い間現れないと歪等化器に対する制御量
が大きくなりキャンセルパルスの振幅が不適当に大きく
なると云う問題があった。
−１，０）即ちデータの（１，０）パターンの時のみ使
用する事ができ、それ以外のパターンの時には前回の判
定結果を保持して置く為にバイポーラ信号中に（１，Ｏ
）パターンが長い間現れないと歪等化器に対する制御量
が大きくなりキャンセルパルスの振幅が不適当に大きく
なると云う問題があった。
（０） 発明の目的
本発明は上記従来技術の問題に鑑みなされたものであっ
て、（１，０）パターンの少ないバイポーラ信号に対し
ても適当な制御量を維持できる歪等化回路を提供するこ
とを目的としている。
て、（１，０）パターンの少ないバイポーラ信号に対し
ても適当な制御量を維持できる歪等化回路を提供するこ
とを目的としている。
（ｄ） 発明の構成
上記発明の目的は入力バイポーラ信号の符号量干渉を検
出するデコーダ及び第１の判定回路と該第１の判定回路
の出力を積分する積分回路と該積分回路の出力を歪等化
器に加えて符号量干渉を等化する歪等化回路に於て、該
デコーダより出力されるバイポーラ信号の中で歪検出が
可能なパターンの有無を判定する第２の判定回路と、該
第２の判定回路の出力に依って制御される切替え回路を
介して加えられた該第１の判定回路の出力又は交番符号
発生器の出力を積分する積分回路と、該積分回路の出力
を該歪等化器に供給する様にした事を特徴とする歪等化
回路を提供する事により達成される。
出するデコーダ及び第１の判定回路と該第１の判定回路
の出力を積分する積分回路と該積分回路の出力を歪等化
器に加えて符号量干渉を等化する歪等化回路に於て、該
デコーダより出力されるバイポーラ信号の中で歪検出が
可能なパターンの有無を判定する第２の判定回路と、該
第２の判定回路の出力に依って制御される切替え回路を
介して加えられた該第１の判定回路の出力又は交番符号
発生器の出力を積分する積分回路と、該積分回路の出力
を該歪等化器に供給する様にした事を特徴とする歪等化
回路を提供する事により達成される。
（ｅ） 発明の実施例
第４図は本発明の実施例を示す図である。
図中、１はデコーダを、２は第１の判定回路を、３は積
分回路を、４はディジタル／アナログ変換回路を、１０
は第２の判定回路を、１１はセレクタ回路を、５〜７及
び１２は端子をそれぞれ示す。
分回路を、４はディジタル／アナログ変換回路を、１０
は第２の判定回路を、１１はセレクタ回路を、５〜７及
び１２は端子をそれぞれ示す。
第５図は第４図の動作を説明する為の波形図で左側の数
字は、第４図の同じ番号の点の波形を示す。
字は、第４図の同じ番号の点の波形を示す。
そこで、第５図を参照しながら第４図の動作を説明する
。
。
端子５からデコーダ１に加えられたバイポーラ信号は、
端子６からのクロックを用いてデコードされる（第５図
■及び■参照）。
端子６からのクロックを用いてデコードされる（第５図
■及び■参照）。
デコードされた信号の一部は第１の判定回路２で前記の
様に歪の有無を判定し、判定の結果はセレクタ回路１１
に出力される。
様に歪の有無を判定し、判定の結果はセレクタ回路１１
に出力される。
一方、デコードされた信号の残りの部分は第２の判定回
路１０に加えられる。この第２の判定回路１０は上記バ
イポーラ信号中の（１，Ｏ）の部分のを判定し、そ９時
のタイムスロットに対応する出力でセレクタ回路１１を
駆動する。
路１０に加えられる。この第２の判定回路１０は上記バ
イポーラ信号中の（１，Ｏ）の部分のを判定し、そ９時
のタイムスロットに対応する出力でセレクタ回路１１を
駆動する。
この時、積分回路３は第１の判定回路と接続され、それ
以外の時は端子１２を介してデユティ・ファクター５０
％の（１，０）交番符号を発生する交番符号発生器（図
示せず）と接続されるので、積分回路３の入力信号は第
５図■に示す様なものになる。
以外の時は端子１２を介してデユティ・ファクター５０
％の（１，０）交番符号を発生する交番符号発生器（図
示せず）と接続されるので、積分回路３の入力信号は第
５図■に示す様なものになる。
これを積分回路３で積分すると第５図■に示す様に歪の
検出を行わない時には、（１，０）の交番符号が積分回
路３に加えられる為に積分回路３の出力は適正制御電圧
ＶｊＯ付近にある。
検出を行わない時には、（１，０）の交番符号が積分回
路３に加えられる為に積分回路３の出力は適正制御電圧
ＶｊＯ付近にある。
この積分回路３の出力はディジタル／アナログ変換回路
４でアナログ量に変換された後、端子７より歪等化器（
図示せず）に加えられる。
４でアナログ量に変換された後、端子７より歪等化器（
図示せず）に加えられる。
第６図は第２の判定回路の一例を示す。
図中、２２及び２３はフリップ・フロップ回路（以下Ｐ
Ｆ回路と省略する）を、２４はアンド回路を、２０゜２
１及び２５は端子をそれぞれ示す。
Ｆ回路と省略する）を、２４はアンド回路を、２０゜２
１及び２５は端子をそれぞれ示す。
同図に於て、ＦＦ回路２２に端子２０より加えられた例
えば＋１のバイポーラ信号と端子２１より加えられたク
ロックに依って動作したＦＦ回路２２の出力をデータ入
力として端子２１よりくわえられた次のクロンツクに依
って動作したＦＦ回路２３の出力と次のバイポーラ信号
のＯで動作したＦＦ回路２２の出力の反転したものとを
アンド回路２４で論理積を取る事によりバイポーラ信号
の（１，Ｏ）の部分を検出し、この出力はセレクタ回路
（第４図１１）に送出される。。
えば＋１のバイポーラ信号と端子２１より加えられたク
ロックに依って動作したＦＦ回路２２の出力をデータ入
力として端子２１よりくわえられた次のクロンツクに依
って動作したＦＦ回路２３の出力と次のバイポーラ信号
のＯで動作したＦＦ回路２２の出力の反転したものとを
アンド回路２４で論理積を取る事によりバイポーラ信号
の（１，Ｏ）の部分を検出し、この出力はセレクタ回路
（第４図１１）に送出される。。
（ｆ） 発明の詳細
な説明した様に、本発明は歪検出を行わない時には（１
，Ｏ）の交番符号が積分回路の入力となる為、積分回路
の出力は略一定に保たれる。従って、（１，Ｏ）パター
ンの少ないバイポーラ信号に対しても歪等化器の制御量
の変動は小さく安定した等化が可能となる。
，Ｏ）の交番符号が積分回路の入力となる為、積分回路
の出力は略一定に保たれる。従って、（１，Ｏ）パター
ンの少ないバイポーラ信号に対しても歪等化器の制御量
の変動は小さく安定した等化が可能となる。
第１図は等化方法を説明する為の図を、第２図は歪等化
回路の従来例を、第３図は第２図の動作を説明する為の
図を、第４図は本発明の一実施例を、第５図は第４図の
動作を説明する為の図を、第６図は第２の判定回路のよ
り詳細なブロック図の例をそれぞれ示す。 図中、１はデコーダを、２は第１の判定回路を、３は積
分回路を、４はディジタル／アナログ変換回路を、１０
は第２の判定回路を、１１はセレクタ回路をそれぞれ示
す。 茶 １ 口 茅 ３ 紹 十Ｉ Ｑ −１１１−１＋１ −１ ０ ’？Ｉ −１
茅 ４ 圀 ＊ ５ 目 ＋ｌ Ｏｌ ＃ｌ −ｌ 士Ｉ−１０士Ｉ −１千１■ 竿 ４ 矧
回路の従来例を、第３図は第２図の動作を説明する為の
図を、第４図は本発明の一実施例を、第５図は第４図の
動作を説明する為の図を、第６図は第２の判定回路のよ
り詳細なブロック図の例をそれぞれ示す。 図中、１はデコーダを、２は第１の判定回路を、３は積
分回路を、４はディジタル／アナログ変換回路を、１０
は第２の判定回路を、１１はセレクタ回路をそれぞれ示
す。 茶 １ 口 茅 ３ 紹 十Ｉ Ｑ −１１１−１＋１ −１ ０ ’？Ｉ −１
茅 ４ 圀 ＊ ５ 目 ＋ｌ Ｏｌ ＃ｌ −ｌ 士Ｉ−１０士Ｉ −１千１■ 竿 ４ 矧
Claims (1)
- 入力バイポーラ信号の符号量干渉を検出するデコーダ及
び第１の判定回路と該第１の判定回路の出力を積分する
積分回路と該積分回路の出力を歪等化器に加えて該符号
量干渉を等化する歪等化回路に於て、該複合器より出力
されるバイポーラ信号の中で歪検出が可能なパターンの
有無を判定する第２の判定回路と、該第２の判定回路の
出力に依って制御される切替え回路を介して加えられた
該第１の判定回路の出力又は交番符号発生器の出力を積
分する積分回路と、該積分回路の出力を該歪等化器に供
給する様にした事を特徴とする歪等化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7039984A JPS60214125A (ja) | 1984-04-09 | 1984-04-09 | 歪等化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7039984A JPS60214125A (ja) | 1984-04-09 | 1984-04-09 | 歪等化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214125A true JPS60214125A (ja) | 1985-10-26 |
Family
ID=13430331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7039984A Pending JPS60214125A (ja) | 1984-04-09 | 1984-04-09 | 歪等化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214125A (ja) |
-
1984
- 1984-04-09 JP JP7039984A patent/JPS60214125A/ja active Pending
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