JPS60214125A - 歪等化回路 - Google Patents
歪等化回路Info
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- JPS60214125A JPS60214125A JP7039984A JP7039984A JPS60214125A JP S60214125 A JPS60214125 A JP S60214125A JP 7039984 A JP7039984 A JP 7039984A JP 7039984 A JP7039984 A JP 7039984A JP S60214125 A JPS60214125 A JP S60214125A
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- Japan
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- distortion
- output
- integrating
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
- H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(al 発明の技術分野
本発明は歪等化回路に係り、特に歪による符号量干渉を
除去する為に使用する歪等化回路に関するものである。
除去する為に使用する歪等化回路に関するものである。
(b) 従来技術と問題点
第1図は回線に依って発生する歪の等化を説明する為の
図である。
図である。
同図に於て、第1図■に示す様なa部に正の振幅の歪成
分を持つ信号が装置に入力された時、第1図■に示す様
に歪成分に対応した逆極性のキャンセルパルスを第1図
■の信号に重畳する事により、第1図■に示す様に歪を
消去するものがある。
分を持つ信号が装置に入力された時、第1図■に示す様
に歪成分に対応した逆極性のキャンセルパルスを第1図
■の信号に重畳する事により、第1図■に示す様に歪を
消去するものがある。
第2図は歪等化回路の従来例を示す。
図中、1はデコーダを、2は第1の判定回路を、3は積
分回路を、4はディジタル/アナログ変換回路を、5〜
7は端子をそれぞれ示す。
分回路を、4はディジタル/アナログ変換回路を、5〜
7は端子をそれぞれ示す。
第3図は第2図の動作を説明する為の図で、左側の数字
は第2図の同じ数字の部分の波形を示す。
は第2図の同じ数字の部分の波形を示す。
そこで、第3図を参照しながら第2図の動作を説明する
。
。
端子5にバイポーラ信号が、端子6にクロックがそれぞ
れ加えられる(第3図■及び■参照)。
れ加えられる(第3図■及び■参照)。
バイポーラ信号はデコーダ1でクロックを用いてデコー
ドされるが、第1の判定回路2で歪の有無が判定される
。
ドされるが、第1の判定回路2で歪の有無が判定される
。
判定の方法としては時間nTの時にバイポーラ信号が+
1又は−1で時間(n+1)Tの時に0の場合、(n
+’l ) Tの極性が正か負かによって歪の有無を判
定して“有”ならキャンセルパルスの振幅を増やし、“
無”なら振幅を減らす。
1又は−1で時間(n+1)Tの時に0の場合、(n
+’l ) Tの極性が正か負かによって歪の有無を判
定して“有”ならキャンセルパルスの振幅を増やし、“
無”なら振幅を減らす。
上記の判定方法により第3図■のaの部分が歪成分と判
定され、bの部分が過補償成分と判定されたとする。
定され、bの部分が過補償成分と判定されたとする。
この場合、歪成分と判定されたa点で積分回路3に加え
られる例えば1のレベルはb点でOになる迄保持される
(第3図■参照)。
られる例えば1のレベルはb点でOになる迄保持される
(第3図■参照)。
この矩形波の電圧が積分器3で積分されて得られた鋸歯
状波の出力電圧がディジタル/アナログ変換回路4に加
えられる(第3図■参照)。
状波の出力電圧がディジタル/アナログ変換回路4に加
えられる(第3図■参照)。
そして、ディジタル/アナログ変換回路4で変換された
アナログ電圧は歪等化器(図示せず)に加えられて等化
量が制御される。
アナログ電圧は歪等化器(図示せず)に加えられて等化
量が制御される。
上記の歪判定法は、バイポーラ信号の〔1,0〕又は(
−1,0)即ちデータの(1,0)パターンの時のみ使
用する事ができ、それ以外のパターンの時には前回の判
定結果を保持して置く為にバイポーラ信号中に(1,O
)パターンが長い間現れないと歪等化器に対する制御量
が大きくなりキャンセルパルスの振幅が不適当に大きく
なると云う問題があった。
−1,0)即ちデータの(1,0)パターンの時のみ使
用する事ができ、それ以外のパターンの時には前回の判
定結果を保持して置く為にバイポーラ信号中に(1,O
)パターンが長い間現れないと歪等化器に対する制御量
が大きくなりキャンセルパルスの振幅が不適当に大きく
なると云う問題があった。
(0) 発明の目的
本発明は上記従来技術の問題に鑑みなされたものであっ
て、(1,0)パターンの少ないバイポーラ信号に対し
ても適当な制御量を維持できる歪等化回路を提供するこ
とを目的としている。
て、(1,0)パターンの少ないバイポーラ信号に対し
ても適当な制御量を維持できる歪等化回路を提供するこ
とを目的としている。
(d) 発明の構成
上記発明の目的は入力バイポーラ信号の符号量干渉を検
出するデコーダ及び第1の判定回路と該第1の判定回路
の出力を積分する積分回路と該積分回路の出力を歪等化
器に加えて符号量干渉を等化する歪等化回路に於て、該
デコーダより出力されるバイポーラ信号の中で歪検出が
可能なパターンの有無を判定する第2の判定回路と、該
第2の判定回路の出力に依って制御される切替え回路を
介して加えられた該第1の判定回路の出力又は交番符号
発生器の出力を積分する積分回路と、該積分回路の出力
を該歪等化器に供給する様にした事を特徴とする歪等化
回路を提供する事により達成される。
出するデコーダ及び第1の判定回路と該第1の判定回路
の出力を積分する積分回路と該積分回路の出力を歪等化
器に加えて符号量干渉を等化する歪等化回路に於て、該
デコーダより出力されるバイポーラ信号の中で歪検出が
可能なパターンの有無を判定する第2の判定回路と、該
第2の判定回路の出力に依って制御される切替え回路を
介して加えられた該第1の判定回路の出力又は交番符号
発生器の出力を積分する積分回路と、該積分回路の出力
を該歪等化器に供給する様にした事を特徴とする歪等化
回路を提供する事により達成される。
(e) 発明の実施例
第4図は本発明の実施例を示す図である。
図中、1はデコーダを、2は第1の判定回路を、3は積
分回路を、4はディジタル/アナログ変換回路を、10
は第2の判定回路を、11はセレクタ回路を、5〜7及
び12は端子をそれぞれ示す。
分回路を、4はディジタル/アナログ変換回路を、10
は第2の判定回路を、11はセレクタ回路を、5〜7及
び12は端子をそれぞれ示す。
第5図は第4図の動作を説明する為の波形図で左側の数
字は、第4図の同じ番号の点の波形を示す。
字は、第4図の同じ番号の点の波形を示す。
そこで、第5図を参照しながら第4図の動作を説明する
。
。
端子5からデコーダ1に加えられたバイポーラ信号は、
端子6からのクロックを用いてデコードされる(第5図
■及び■参照)。
端子6からのクロックを用いてデコードされる(第5図
■及び■参照)。
デコードされた信号の一部は第1の判定回路2で前記の
様に歪の有無を判定し、判定の結果はセレクタ回路11
に出力される。
様に歪の有無を判定し、判定の結果はセレクタ回路11
に出力される。
一方、デコードされた信号の残りの部分は第2の判定回
路10に加えられる。この第2の判定回路10は上記バ
イポーラ信号中の(1,O)の部分のを判定し、そ9時
のタイムスロットに対応する出力でセレクタ回路11を
駆動する。
路10に加えられる。この第2の判定回路10は上記バ
イポーラ信号中の(1,O)の部分のを判定し、そ9時
のタイムスロットに対応する出力でセレクタ回路11を
駆動する。
この時、積分回路3は第1の判定回路と接続され、それ
以外の時は端子12を介してデユティ・ファクター50
%の(1,0)交番符号を発生する交番符号発生器(図
示せず)と接続されるので、積分回路3の入力信号は第
5図■に示す様なものになる。
以外の時は端子12を介してデユティ・ファクター50
%の(1,0)交番符号を発生する交番符号発生器(図
示せず)と接続されるので、積分回路3の入力信号は第
5図■に示す様なものになる。
これを積分回路3で積分すると第5図■に示す様に歪の
検出を行わない時には、(1,0)の交番符号が積分回
路3に加えられる為に積分回路3の出力は適正制御電圧
VjO付近にある。
検出を行わない時には、(1,0)の交番符号が積分回
路3に加えられる為に積分回路3の出力は適正制御電圧
VjO付近にある。
この積分回路3の出力はディジタル/アナログ変換回路
4でアナログ量に変換された後、端子7より歪等化器(
図示せず)に加えられる。
4でアナログ量に変換された後、端子7より歪等化器(
図示せず)に加えられる。
第6図は第2の判定回路の一例を示す。
図中、22及び23はフリップ・フロップ回路(以下P
F回路と省略する)を、24はアンド回路を、20゜2
1及び25は端子をそれぞれ示す。
F回路と省略する)を、24はアンド回路を、20゜2
1及び25は端子をそれぞれ示す。
同図に於て、FF回路22に端子20より加えられた例
えば+1のバイポーラ信号と端子21より加えられたク
ロックに依って動作したFF回路22の出力をデータ入
力として端子21よりくわえられた次のクロンツクに依
って動作したFF回路23の出力と次のバイポーラ信号
のOで動作したFF回路22の出力の反転したものとを
アンド回路24で論理積を取る事によりバイポーラ信号
の(1,O)の部分を検出し、この出力はセレクタ回路
(第4図11)に送出される。。
えば+1のバイポーラ信号と端子21より加えられたク
ロックに依って動作したFF回路22の出力をデータ入
力として端子21よりくわえられた次のクロンツクに依
って動作したFF回路23の出力と次のバイポーラ信号
のOで動作したFF回路22の出力の反転したものとを
アンド回路24で論理積を取る事によりバイポーラ信号
の(1,O)の部分を検出し、この出力はセレクタ回路
(第4図11)に送出される。。
(f) 発明の詳細
な説明した様に、本発明は歪検出を行わない時には(1
,O)の交番符号が積分回路の入力となる為、積分回路
の出力は略一定に保たれる。従って、(1,O)パター
ンの少ないバイポーラ信号に対しても歪等化器の制御量
の変動は小さく安定した等化が可能となる。
,O)の交番符号が積分回路の入力となる為、積分回路
の出力は略一定に保たれる。従って、(1,O)パター
ンの少ないバイポーラ信号に対しても歪等化器の制御量
の変動は小さく安定した等化が可能となる。
第1図は等化方法を説明する為の図を、第2図は歪等化
回路の従来例を、第3図は第2図の動作を説明する為の
図を、第4図は本発明の一実施例を、第5図は第4図の
動作を説明する為の図を、第6図は第2の判定回路のよ
り詳細なブロック図の例をそれぞれ示す。 図中、1はデコーダを、2は第1の判定回路を、3は積
分回路を、4はディジタル/アナログ変換回路を、10
は第2の判定回路を、11はセレクタ回路をそれぞれ示
す。 茶 1 口 茅 3 紹 十I Q −111−1+1 −1 0 ’?I −1
茅 4 圀 * 5 目 +l Ol #l −l 士I−10士I −1千1■ 竿 4 矧
回路の従来例を、第3図は第2図の動作を説明する為の
図を、第4図は本発明の一実施例を、第5図は第4図の
動作を説明する為の図を、第6図は第2の判定回路のよ
り詳細なブロック図の例をそれぞれ示す。 図中、1はデコーダを、2は第1の判定回路を、3は積
分回路を、4はディジタル/アナログ変換回路を、10
は第2の判定回路を、11はセレクタ回路をそれぞれ示
す。 茶 1 口 茅 3 紹 十I Q −111−1+1 −1 0 ’?I −1
茅 4 圀 * 5 目 +l Ol #l −l 士I−10士I −1千1■ 竿 4 矧
Claims (1)
- 入力バイポーラ信号の符号量干渉を検出するデコーダ及
び第1の判定回路と該第1の判定回路の出力を積分する
積分回路と該積分回路の出力を歪等化器に加えて該符号
量干渉を等化する歪等化回路に於て、該複合器より出力
されるバイポーラ信号の中で歪検出が可能なパターンの
有無を判定する第2の判定回路と、該第2の判定回路の
出力に依って制御される切替え回路を介して加えられた
該第1の判定回路の出力又は交番符号発生器の出力を積
分する積分回路と、該積分回路の出力を該歪等化器に供
給する様にした事を特徴とする歪等化回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7039984A JPS60214125A (ja) | 1984-04-09 | 1984-04-09 | 歪等化回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7039984A JPS60214125A (ja) | 1984-04-09 | 1984-04-09 | 歪等化回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60214125A true JPS60214125A (ja) | 1985-10-26 |
Family
ID=13430331
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7039984A Pending JPS60214125A (ja) | 1984-04-09 | 1984-04-09 | 歪等化回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60214125A (ja) |
-
1984
- 1984-04-09 JP JP7039984A patent/JPS60214125A/ja active Pending
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