JPS60210078A - Solid state image sensor - Google Patents

Abstract

PURPOSE:To improve the image resolution of a CCD image sensor as well as the S/N by transferring vertically and individually the charge stored in each directional electrode or non-directional transfer electrodes of odd numbers. CONSTITUTION:For a 1E/B transfer type register, transfer electrodes 3U-3Z of a vertical CCD6 store first signal charges Q1-Q6. The directional transfer electrodes VTG (3U-3Z) contain potential barriers and potential wells. The VTG3Z has a shallow potential VL, and the signal charge Q1 is transferred to a horizontal CCD5A from the VTG3Z through a transfer gate 4A. Then the VTG3Z has a deep potential VH with the VTG3Y set at a shallow potential VL respectively. Thus the signal charge Q2 is transferred to a place under the VTG3Z. Furthermore both VTG3Z and 3X are set at shallow potentials with the VTG3Y and the gate 4A set at deep potentials respectively. Then the signal charge Q3 is transferred to a place under the VTG3Y. In the same way, signal charges Q3-Q6 are transferred vertically and in turn to a CCD5A.

Description

【発明の詳細な説明】 技術分野 本発明は２次元ＣＣＤイメージセンサの改良に関する。[Detailed description of the invention] Technical field The present invention relates to improvements in two-dimensional CCD image sensors.

背景技術 垂直方向に電荷を転送する電荷結合装置（垂直ＣＣＤ）
が画素列を兼ねるか，または画素列の間に配置され，そ
して垂直ＣＣＤの電荷が水平方向に電荷を転送する電荷
結合装置（水平ＣＣＤ）に転送される固体イメージセン
サはＣＣＤセンサとして知られている。前者はフレーム
転送ＣＣＤセンサと呼ばれ，後者はインタライン転送Ｃ
ＣＤセンサと呼ばれる。前者において垂直ＣＣＤと水平
ＣＣＤの間にバツフアＣＣＤが配置される。特開５１−
７５３２１とＵＳＰ３９９５３０２は画素と垂直ＣＣＤ
の転送電極の間に配置されるアドレス転送電極が垂直Ｃ
ＣＤの転送電極（ＶＴＧと略称される。）に接続される
インタライン転送ＣＣＤセンサを開示する。本明細書に
おいて，画素から垂直ＣＣＤへの電荷転送はアドレス転
送と呼ばれる。特出５８−４１２１１，６２５４７，７
６４７７，８６４１６，９１９６７，２０７９９１は本
出願人によつて出願された本発明の先行出願である。Background technology Charge-coupled device (vertical CCD) that transfers charges in the vertical direction
A solid-state image sensor is known as a CCD sensor, where the CCD doubles as a pixel column or is placed between the pixel columns, and the charge of the vertical CCD is transferred to a charge-coupled device (horizontal CCD) that transfers the charge in the horizontal direction. There is. The former is called a frame transfer CCD sensor, and the latter is an interline transfer CCD sensor.
It is called a CD sensor. In the former, a buffer CCD is placed between the vertical CCD and the horizontal CCD. JP-A-51-
75321 and USP3995302 are pixel and vertical CCD
The address transfer electrodes arranged between the transfer electrodes of vertical C
An interline transfer CCD sensor connected to a CD transfer electrode (abbreviated as VTG) is disclosed. In this specification, charge transfer from pixels to vertical CCDs is referred to as address transfer. Special Publication No. 58-41211, 62547, 7
No. 6477, 86416, 91967, 207991 are earlier applications of the present invention filed by the applicant.

発明の開示 上記の先行技術にも関らず，撮像管及び垂直信号線（Ｖ
Ｓ）を備える固体イメージセンサとの競争において，Ｃ
ＣＤイメージセンサ（ＣＣＤセンサ）は多くの問題の改
善を必要としている。ブルーミング問題はオーバーフロ
ーゲートまたはＰ形ウエル構造の採用によつて解決され
た。しかし，スミアノイズの低減は残された重要な課題
である。DISCLOSURE OF THE INVENTION Notwithstanding the above-mentioned prior art, the image pickup tube and the vertical signal line (V
In competition with solid-state image sensors equipped with C
CD image sensors (CCD sensors) require improvement in many problems. The blooming problem was solved by employing an overflow gate or P-well structure. However, reducing smear noise remains an important issue.

さらに解像度とＳＮ比の改善も重要な課題である。一般
に解像度とＳＮ比と歩留まりは相反関係にある。フイー
ルド残像問題もＴＶカメラにおいて残された重要問題で
ある。本発明の第１の目的はＣＣＤセンサの解像度また
は歩留まりまたはＳＮ比を改善する事である。本発明の
第２の目的はＣＣＤセンサのスミアノイズの低減である
。本発明の第３の目的はフイールド残像の低減である。Furthermore, improvements in resolution and signal-to-noise ratio are also important issues. Generally, resolution, SN ratio, and yield are in a contradictory relationship. The field afterimage problem is also an important problem that remains in TV cameras. A first object of the present invention is to improve the resolution, yield, or signal-to-noise ratio of a CCD sensor. A second object of the present invention is to reduce smear noise of a CCD sensor. A third object of the present invention is to reduce field afterimages.

上記の目的を達成するために，本明細書において２つの
独立発明が説明される。第２独立発明は特に第１独立説
明と一緒に実施する事によつて相乗的な効果を発生する
ので一緒に開示される。各独立発明の特徴と効果が以下
に説明される。To achieve the above objectives, two independent inventions are described herein. The second independent invention is particularly disclosed together with the first independent invention because it produces a synergistic effect when implemented together. The features and effects of each independent invention are explained below.

独立発明１，（クレーム１） クレーム１の構成において，垂直ＣＣＤはＥ／Ｂ転送法
と呼ばれる方法によつて垂直転送を実施する。Ｅ／Ｂ転
送法は公知であり，たとえば下記の文献に記載されてい
る。セキンとトンプセツト，電荷転送デバイス，近代科
学社，３６頁〜３７頁，２２８頁〜２２９頁。Ｈｏｗｅ
ｓ　ＡＮＤ　Ｍｏｒｇａｎ，　Ｃｈａｒｇｅ−　Ｃｏｕ
ｐｌｅｄ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｓｙｓｔｅｍｓ，
Ｊｏｈｎ　ｗｉＬｅｙ＆　ｓｏｎｓ，２０１頁〜２０２
頁，２１６頁〜２１７頁。Ｈｏｂｓｏｎ，Ｃｈａｒｇｅ
−Ｔｒａｎｓｆｅｒ　Ｄｅｖｉｃｅｓ，Ｅｄｗ−Ａｒｄ
　Ａｒｎｏｌｄ，２６〜２７頁，１８２頁。しかしなが
ら，上記の文献はＣＣＤの各転送電極を異なるクロツク
で動作させ，空の電位井戸をＣＣＤの入力端から出力端
まで転送する事によつて，ＣＣＤの電荷を１ビツトだけ
逆方向に転送できる事，そして，転送速度を増加し，ク
ロツク相数をへらすために，ＣＣＤの入力端から注入さ
れた空の電位井戸がＣＣＤの出力端から出力される前に
いくつかの空の電位井戸がＣＣＤの入力端から注入され
る。その結果，ＣＣＤは情報電荷井戸の連続するＮ個が
空の電位井戸の間に配置される事になる。上記のＥ／Ｂ
転送法をＣＣＤセンサの垂直転送に応用できる事，そし
て実際の動作方法，得られる効果，Ｅ／Ｂ転送法を垂直
転送に使用するＣＣＤセンサの新規な応用，好ましい垂
直転送用シフトレジスタ構造等に関して，従来において
知られてはいなかつた。上記の事実が以下に開示される
。方向性転送電極は転送電極の下に電位障壁（Ｐ．Ｂ．
）と電位井戸（Ｐ．Ｗ．）を持つので，１Ｅ／Ｂ転送が
可能である事は公知である。非方向性転送電極はＰ．Ｂ
．またはＰ．Ｗ．のどちらかを作るので２Ｅ／Ｂ（２電
極／ビツト）転送が可能である事は公知である。本発明
は最初に垂直ＣＣＤのすべてのＰ．Ｗ．にそれぞれ信号
電荷またはノイズ電荷を蓄積し，その後で上記の 信号電荷を１垂直転送期間の間にＥ／Ｂ転送法によつて
完全に垂直転送する事を特徴とする。ＴＶカメラまたは
複数シヨツト形の電子カメラの後でその後で再び垂直Ｃ
ＣＤのすべてのＰ．Ｗ．に信号電荷またはノイズ電荷が
蓄積される。独立発明１の特徴と利点が以下の従属発明
によつて説明される。Independent Invention 1 (Claim 1) In the structure of claim 1, the vertical CCD performs vertical transfer by a method called E/B transfer method. The E/B transfer method is well known and is described, for example, in the following document. Sekin and Tompsett, Charge Transfer Device, Kindai Kagakusha, pp. 36-37, pp. 228-229. Howe
s AND Morgan, Charge- Cou
pled Devices and Systems,
John wiLey & sons, pages 201-202
pp. 216-217. Hobson, Charge
-Transfer Devices,Edw-Ard
Arnold, pp. 26-27, 182. However, the above literature states that by operating each transfer electrode of the CCD with a different clock and transferring the empty potential well from the input end to the output end of the CCD, the charge of the CCD can be transferred in the opposite direction by one bit. In order to increase the transfer speed and reduce the number of clock phases, some empty potential wells are injected into the CCD before the empty potential wells injected from the input end of the CCD are output from the output end of the CCD. is injected from the input end of As a result, in the CCD, N consecutive information charge wells are arranged between empty potential wells. E/B above
Regarding the fact that the transfer method can be applied to vertical transfer of CCD sensors, actual operating methods, obtained effects, new applications of CCD sensors using E/B transfer method for vertical transfer, preferred shift register structure for vertical transfer, etc. , which was not known in the past. The above facts are disclosed below. The directional transfer electrode has a potential barrier (P.B.) below the transfer electrode.
) and a potential well (P.W.), it is well known that 1E/B transfer is possible. The non-directional transfer electrode is P. B
．． or P. W. It is well known that 2E/B (2 electrodes/bit) transfer is possible by creating one of the following. The present invention first addresses all P. W. The device is characterized in that signal charges or noise charges are accumulated in each of the above, and then the signal charges are completely vertically transferred by the E/B transfer method during one vertical transfer period. After the TV camera or multi-shot electronic camera then vertical C again.
All P. W. Signal charges or noise charges are accumulated in the The features and advantages of independent invention 1 are explained by the following dependent inventions.

従属発明１．（クレーム２） 本発明の第１の垂直転送方法は垂直ＣＣＤの１個の方向
性転送電極をフレームトランスフア（ＦＴ）センサ，ま
たはインタライントランスフア（ＩＴ）センサの１画素
に対応して配置する事である。その結果，ＦＴ，ＩＴセ
ンサにおいて，ノンインタレース読み出しが可能になり
，垂直解像度が改善される。Dependent invention 1. (Claim 2) The first vertical transfer method of the present invention arranges one directional transfer electrode of a vertical CCD corresponding to one pixel of a frame transfer (FT) sensor or an interline transfer (IT) sensor. It is something to do. As a result, non-interlaced readout becomes possible in FT and IT sensors, and vertical resolution is improved.

従属発明２．（クレーム３） 本発明の第２の垂直転送方法は垂直ＣＣＤの１個の非方
向性転送電極をＦＴ，ＩＴセンサの１画素に対応して配
置する事である。その結果，ＦＴ，ＩＴセンサにおいて
インタレース読み出しが可能になり，垂直ＣＣＤの構造
が簡単になる。Dependent invention 2. (Claim 3) The second vertical transfer method of the present invention is to arrange one non-directional transfer electrode of the vertical CCD corresponding to one pixel of the FT or IT sensor. As a result, interlaced readout becomes possible in FT and IT sensors, and the structure of the vertical CCD becomes simpler.

従属発明３．（クレーム４） 本発明の第３の垂直転送方法は垂直ＣＣＤの２個の非方
向性転送電極をＦＴ，ＩＴセンサの１画素に対応して配
置する事である。その利点は従属発明１と同じであるが
Ｐ．Ｗ．のダイナミツクレンジはより増加する。Dependent invention 3. (Claim 4) The third vertical transfer method of the present invention is to arrange two non-directional transfer electrodes of a vertical CCD corresponding to one pixel of an FT or IT sensor. Its advantages are the same as dependent invention 1, but P. W. Dynamic cleansing increases.

従属発明４．（クレーム５） 水平ＣＣＤの１水平転送期間に隣接する２画素行の信号
電荷を出力できる。この実施例は特にクレーム２，４と
共に実施される。２個の水平ＣＣＤを使用する事が好ま
しいが１個の水平ＣＣで１ＴＶ水平走査期間に２回の水
平転送を実施しても良い。奇数フイールドにおいて第Ｎ
，第Ｎ＋１行が選択され，偶数フイールドにおいて，第
Ｎ−１，第Ｎ行が選択される。このようにすれば，垂直
解像度を低下する事なくフイールド残像を防止できる。Dependent invention 4. (Claim 5) Signal charges of two adjacent pixel rows can be output during one horizontal transfer period of the horizontal CCD. This embodiment is implemented in particular in conjunction with claims 2 and 4. Although it is preferable to use two horizontal CCDs, one horizontal CC may perform horizontal transfer twice in one TV horizontal scanning period. Nth in odd field
, N+1th row are selected, and in the even field, N-1th and Nth rows are selected. In this way, field afterimage can be prevented without reducing the vertical resolution.

特に単板カラーイメージセンサに応用する時に垂直方向
の輝度及び色解像度が改善される。この事実は本明細書
と共に出願された本出願人の特許出願願書を参照する事
によつて深く理解できると思われる。In particular, vertical brightness and color resolution are improved when applied to a single-chip color image sensor. It is believed that this fact can be better understood by referring to the patent application filed by the present applicant together with this specification.

従属発明５．（クレーム６） クレーム３において，奇数フイールドと偶数フイールド
において，垂直ＣＣＤの非方向転送電極のＰ．Ｗ．の位
置を変更する事によつて簡単にインタレースが実施でき
る。特に垂直ＣＣＤ構造が簡単になる事は大きな利点で
ある。Dependent invention5. (Claim 6) In claim 3, P. W. Interlacing can be easily performed by changing the position of . In particular, the simplification of the vertical CCD structure is a great advantage.

従属発明６．（クレーム７） クレーム１〜４において，ノンインタレースで読み出し
が可能になる。その結果，インタレースをしない簡易形
ＴＶカメラ，電子カメラに利用できる。特にＦＴセンサ
において，各画素が独立に垂直転送できる事，ＦＴセン
サを使用する電子カメラにおいて１回のシヨツトで全画
素を露光できる利点がある。Dependent invention6. (Claim 7) In Claims 1 to 4, non-interlaced reading becomes possible. As a result, it can be used in simple TV cameras and electronic cameras that do not perform interlacing. In particular, FT sensors have the advantage that each pixel can be vertically transferred independently, and electronic cameras using FT sensors can expose all pixels in one shot.

従属発明７．（クレーム８） ＩＴセンサにおいて実質的に１画素行の信号電荷と垂直
ノイズ電荷を交互に垂直転送する事ができる。その結果
，１水平走査期間に信号電荷と垂直ノイズ電荷を独立に
水平転送し，その差を検出する事によつて，信号電荷に
混入する垂直ノイズ電荷を消去できる。ただし，垂直ノ
イズ電荷は垂直ＣＣＤの熱電荷とスメア電荷である。好
ましい実施例において，このＩＴセンサはブルーミング
抑圧装置を持つ。好ましい実施例において。垂直ＣＣＤ
の方向性転送電極は垂直方向に隣接する２つの画素の中
央部に配列される。即ち，垂直ＣＣＤの転送電極列は画
素列と等価的に１／２画素ビツトだけ垂直方向にシフト
する。このようにすれば信号電荷井戸とノイズ電荷井戸
に混入するスメアノイズ電荷は等しくなる。Dependent invention7. (Claim 8) In an IT sensor, signal charges and vertical noise charges of one pixel row can be vertically transferred alternately. As a result, vertical noise charges mixed in signal charges can be erased by horizontally transferring signal charges and vertical noise charges independently during one horizontal scanning period and detecting the difference. However, the vertical noise charges are thermal charges and smear charges of the vertical CCD. In a preferred embodiment, this IT sensor has a blooming suppression device. In a preferred embodiment. Vertical CCD
The directional transfer electrodes are arranged at the center of two vertically adjacent pixels. That is, the transfer electrode row of the vertical CCD is shifted in the vertical direction by 1/2 pixel bit, equivalent to the pixel row. In this way, the smear noise charges mixed into the signal charge well and the noise charge well become equal.

従属発明８．（クレーム９） クレーム８において，１個または複数の１Ｈ遅延路を使
用して，出力されるノイズ電荷が加算される。そして加
算され，縮少された平均ノイズ電荷と信号電荷の差が検
出される。このようにすればランダムノイズの増加は抑
制される。他の実施例において，２個の水平ＣＣＤが配
置され，１個の水平ＣＣＤに複数の垂直ＣＣＤのＰ．Ｂ
．から転送された垂直ノイズ電荷が積分される。そして
数Ｈ期間に１度出力された上記の垂直ノイズ電圧が使用
される。Dependent invention 8. (Claim 9) In Claim 8, output noise charges are summed using one or more 1H delay paths. Then, the difference between the added and reduced average noise charge and signal charge is detected. In this way, an increase in random noise can be suppressed. In another embodiment, two horizontal CCDs are arranged and one horizontal CCD has multiple vertical CCDs. B
．． Vertical noise charges transferred from the vertices are integrated. Then, the above-mentioned vertical noise voltage outputted once every several H periods is used.

従属発明９．（クレーム１０） クレーム８において，スメアノイズが小さい時にクレー
ム５が使用される。またはクレーム５において，スメア
ノイズが大きい時に１画素行または混合された２画素行
の信号電荷と，垂直ノイズ電荷が独立に出力される。も
し両者の差を検出しなくてもスメアノイズは半分になる
。Dependent invention9. (Claim 10) In claim 8, claim 5 is used when smear noise is small. Alternatively, in claim 5, when the smear noise is large, the signal charges of one pixel row or two mixed pixel rows and the vertical noise charges are output independently. Even if no difference between the two is detected, the smear noise will be halved.

従属発明１１．（クレーム１２） クレーム１０に開示される読み出し方式は低照度時に実
施しても良い。その結果，低照度時に出力される信号電
荷のＳＮ比は約６ｄｂだけ改善される。ただし，低照度
時に１画素行または混合された２画素行の信号電荷を２
つのＰ．Ｗ．で垂直転送しても良い。その結果，垂直転
送効率は改善される。Dependent invention 11. (Claim 12) The readout method disclosed in Claim 10 may be implemented at low illuminance. As a result, the S/N ratio of signal charges output during low illumination is improved by about 6 db. However, in low illumination, the signal charge of one pixel row or two mixed pixel rows is
One P. W. It is also possible to perform vertical transfer. As a result, vertical transfer efficiency is improved.

従属発明１０．（クレーム１１） スメアノイズの大きさは，垂直帰線期間に垂直ノイズ電
荷を出力する事によつて検出する事ができる。Dependent invention 10. (Claim 11) The magnitude of smear noise can be detected by outputting vertical noise charges during the vertical retrace period.

従属発明１２．（クレーム１３） クレーム１〜４において，垂直ＣＣＤの出力端から注入
された空の電位井戸を２電位井戸ピツチだけ逆転送した
後で，１個の空の電位井戸を再び垂直ＣＣＤの出力端か
ら注入する。このようにすればすべての信号電荷とノイ
ズ電荷を独立に垂直転送できる。１水平走査（転送）期
間に１画素行の信号電荷を出力するＦＴ，ＩＴセンサに
おいて，水平帰線期間に１個の空の電位井戸が注入され
，１水平走査期間に２画素の信号電荷，または等価的１
画素行の信号電荷とノイズ電荷を出力するＦＴ，ＩＴセ
ンサにおいて，１水平帰線期間に２個の空の電位井戸が
注入される。Dependent invention 12. (Claim 13) In claims 1 to 4, after the empty potential well injected from the output end of the vertical CCD is reversely transferred by two potential well pitches, one empty potential well is transferred again from the output end of the vertical CCD. inject. In this way, all signal charges and noise charges can be vertically transferred independently. In FT and IT sensors that output signal charges of one pixel row during one horizontal scanning (transfer) period, one empty potential well is injected during the horizontal retrace period, and the signal charges of two pixels are output during one horizontal scanning period. or equivalent 1
Two empty potential wells are injected during one horizontal retrace period in the FT and IT sensors that output signal charges and noise charges in a pixel row.

従属発明１３．（クレーム１４） クレーム２において，垂直ＣＣＤの方向性ＶＴＧ（方向
性転送電極）は垂直転送用シフトレジスタ（ＳＲ）のダ
イナミツク形インバータの出力節点によつて制御される
。ダイナミツク形インバータはプリチヤージ期間に出力
節点をプリチヤージ（充電）し，次に入力情報に従つて
出力節点を評価期間に放電し，次の保持期間に出力節点
の状態を固定する。その結果，すべての方向性ＶＴＧは
プリチヤージ期間にその下に深い電位井戸を作つた後で
次の評価期間に特定の方向性ＶＴＧが浅い電位になる。Dependent invention 13. (Claim 14) In Claim 2, the directional VTG (directional transfer electrode) of the vertical CCD is controlled by the output node of the dynamic inverter of the vertical transfer shift register (SR). The dynamic inverter precharges the output node during the precharge period, then discharges the output node during the evaluation period according to the input information, and fixes the state of the output node during the next holding period. As a result, after all directional VTGs create a deep potential well beneath them during the precharge period, a particular directional VTG is at a shallow potential during the next evaluation period.

このようにすれば第Ｎ行の方向性ＶＴＧの電荷は第Ｎ−
１行のＶＴＧの下に完全に電位井戸が作られた後で第Ｎ
−１行のＶＴＧの下に垂直転送されるので非常に好まし
い。上記のプリチヤージ期間にすべての方向性ＶＴＧに
深い電位を与えない時に，転送電荷量は大巾に減少する
。垂直走査線は好ましくはレシオレス動作形インバータ
の出力節点によつて制御されるが，レシオ動作形インバ
ータの出力節点に接続しても良い。垂直走査線は好まし
い実施例において，直接にＳＲのインバータの出力節点
に接続される。もちろんＳＲのインバータの出力節点に
制御されるダイナミツクインバータ（バツフア回路）ま
たはトランスフアゲートを付加しても良い。レシオレス
動作形インバータの使用によつて直流電力損失は０にな
る。In this way, the charge of the directional VTG in the Nth row is
After a potential well is completely created under one row of VTGs, the Nth
- This is very preferable because it is vertically transferred under one row of VTG. When a deep potential is not applied to all directional VTGs during the precharge period described above, the amount of transferred charge is significantly reduced. The vertical scan line is preferably controlled by the output node of a ratioless inverter, but may also be connected to the output node of a ratioless inverter. The vertical scan line is connected directly to the output node of the SR inverter in the preferred embodiment. Of course, a controlled dynamic inverter (buffer circuit) or transfer gate may be added to the output node of the SR inverter. By using a ratioless operation type inverter, DC power loss becomes zero.

従属発明１４．（クレーム１５） クレーム３，４において，垂直ＣＣＤの非方向性ＶＴＧ
（非方向性転送電極）は垂直走査線（ＶＣＬ）を介して
，ＳＲの半ビツク段（１／２転送段）である各インバー
タの出力節点によつて制御される。このようにすればＳ
Ｒによつて２Ｅ／Ｂ転送が可能になる。Dependent invention 14. (Claim 15) In claims 3 and 4, the vertical CCD non-directional VTG
The (non-directional transfer electrode) is controlled by the output node of each inverter, which is a half-bit stage (1/2 transfer stage) of the SR, via a vertical scan line (VCL). If you do this, S
R enables 2E/B transfer.

従属発明１５．（クレーム１６） クレーム１〜４において，垂直ＣＣＤの奇数行のＶＴＧ
と偶数行のＶＴＧを異なるＳＲでドライブする事ができ
る。この技術は限られた垂直巾（１画素ビツト巾）にＳ
Ｒの１転送段を配置する必要がある本発明のＦＴ，ＩＴ
センサにおいて非常に重要な利点がある。本従属発明に
おいて，各ＳＲは２画素巾内に１転送段（２インバータ
）を配置できる。Dependent invention 15. (Claim 16) In claims 1 to 4, the VTG of odd rows of vertical CCD
It is possible to drive VTGs in even-numbered rows with different SRs. This technology has a limited vertical width (1 pixel bit width).
FT and IT of the present invention that require one transfer stage of R
There are very important advantages in sensors. In this dependent invention, each SR can have one transfer stage (two inverters) arranged within a two-pixel width.

従属発明１６．（クレーム１７） ＩＴセンサにおいて，転送電極（ＶＴＧ）に，画素の信
号電荷を垂直ＣＣＤにアドレス転送するアドレスパルス
電圧を印加する事は公知である。垂直転送用シフトレジ
スタ（ＳＲ）の出力節点に垂直走査線が接続される実施
例において，ＳＲの電源電圧を変更する事によつてすべ
ての，または奇（偶）数行の垂直走査線に上記のアドレ
スパルス電圧を印加できる。このようにすればクロツク
回路は非常に簡単になる。Dependent invention 16. (Claim 17) In an IT sensor, it is known to apply an address pulse voltage to a transfer electrode (VTG) to address and transfer signal charges of a pixel to a vertical CCD. In an embodiment in which a vertical scanning line is connected to the output node of a vertical transfer shift register (SR), by changing the power supply voltage of SR, all or the vertical scanning lines of odd (even) rows can be address pulse voltage can be applied. In this way, the clock circuit becomes very simple.

従属発明１７．（クレーム１８） ＩＴセンサにおいて，複数回のシヨツト（撮像）で１枚
の画像を作る電子カメラに本発明は応用できる。すなわ
ち，第１回目のシヨツトの後ですべての画素の信号電荷
を垂直ＣＣＤにアドレス転送し，その後で２回目のシヨ
ツトを実施する。このようにすれば２回のシヨツトによ
つて，解像度を犠牲にする事なくＳＮ比を改善できる。Dependent invention 17. (Claim 18) The present invention can be applied to an electronic camera that creates one image by shooting (imaging) a plurality of times in an IT sensor. That is, after the first shot, the signal charges of all pixels are address-transferred to the vertical CCD, and then the second shot is executed. In this way, by performing two shots, the S/N ratio can be improved without sacrificing resolution.

さらに第１回のシヨツトと第２回のシヨツトの間に光像
またはセンサまたは色フイルタを変位する事によつて解
像度を改善できる。もちろん３回以上のシヨツトによつ
て１枚の画像を作る事も可能である。Furthermore, the resolution can be improved by displacing the optical image or sensor or color filter between the first shot and the second shot. Of course, it is also possible to create one image by shooting three or more times.

従来のＩＴセンサにおいて，光像またはセンサを変位す
る事は公知であつたが垂直解像度は低下した。本発明は
当然ＴＶカメラにも応用できる。In conventional IT sensors, it is known to displace the optical image or sensor, but the vertical resolution is reduced. Naturally, the present invention can also be applied to TV cameras.

従属発明１８．（クレーム１９） ＦＴセンサを使用する電子カメラにおいて，画素列を兼
ねる垂直ＣＣＤの信号電荷はバツフアＣＣＤを介する事
なく水平ＣＣＤに転送できる。本発明のＥ／Ｂ転送法を
使用するＣＣＤセンサの重要な利点は垂直画素数を多く
設けられる事である。Dependent invention 18. (Claim 19) In an electronic camera using an FT sensor, signal charges from a vertical CCD that also serves as a pixel column can be transferred to a horizontal CCD without going through a buffer CCD. An important advantage of a CCD sensor using the E/B transfer method of the present invention is that it can provide a large number of vertical pixels.

しかし，ＦＴセンサにおいて，上記の事実は１フレーム
画像をストレージするバツフアＣＣＤを必要とする。し
かし，本発明のＥ／Ｂ転送法をＦＴセンサを使用する電
子カメラまたは間欠光を使用するＴＶカメラに応用する
時，上記の問題は解決される。However, in the FT sensor, the above fact requires a buffer CCD to store one frame image. However, when the E/B transfer method of the present invention is applied to an electronic camera using an FT sensor or a TV camera using intermittent light, the above problems are solved.

従属発明１９．（クレーム２０） クレーム２，４を使用するＦＴセンサにおいて，垂直Ｃ
ＣＤは複数の色フイルタによつてカバーされた複数の色
画素を兼ねる事ができる。従来のＦＴセンサにおいて，
インタレースのために電荷が混合するので色フイルタを
市松配置または他の配置を採用する事ができなかつた。Dependent invention 19. (Claim 20) In the FT sensor using Claims 2 and 4, vertical C
A CD can double as multiple color pixels covered by multiple color filters. In the conventional FT sensor,
A checkerboard or other arrangement of color filters could not be used because the charges would mix due to interlacing.

従属発明２０．（クレーム２１） クレーム２，４を使用するＦＴセンサにおいて，第Ｎ行
の画素を第Ｎ−１行または第Ｎ＋１行の画素に対して１
／２画素ピツチだけ水平方向にシフトして配置する事が
できる。このようにすれば水平方向の解像度は大巾に改
善される。Dependent invention 20. (Claim 21) In the FT sensor using Claims 2 and 4, the number of pixels in the Nth row is 1 for the pixels in the N-1st row or the N+1th row.
/2 pixel pitch in the horizontal direction. In this way, the horizontal resolution is greatly improved.

従属発明２１．（クレーム２２） ＦＴセンサにおいて，垂直ＣＣＤの隣接する２個の転送
電極をチヤンネルストツプ領域上で接続する事ができる
。このようにすれば，第２の転送電極の厚さを非常に薄
くする事ができる。なぜなら第２の転送電極はチヤンネ
ルストツプ領域の上で隣接する第１の転送電極によつて
供給されるクロツク電圧によつて駆動される。第１の転
送電極は低い抵抗を持つ。両者の接続部は画素感度を低
下しない。第１の転送電極の垂直巾はなるべく細く設計
される。本独立発明は特にクレーム２と一緒に実施する
事が特に好ましい。なぜなら，クレーム２において，第
１の転送電極は２つの画素行を分離するシールド電極と
して機能できるからである。本発明によれば高い青感度
を持つＦＴセンサを作る事ができる。Dependent invention 21. (Claim 22) In the FT sensor, two adjacent transfer electrodes of a vertical CCD can be connected on a channel stop region. In this way, the thickness of the second transfer electrode can be made very thin. This is because the second transfer electrode is driven by the clock voltage provided by the adjacent first transfer electrode above the channel stop region. The first transfer electrode has low resistance. The connection between the two does not reduce pixel sensitivity. The vertical width of the first transfer electrode is designed to be as thin as possible. It is particularly preferable to carry out the independent invention in combination with claim 2. This is because, in claim 2, the first transfer electrode can function as a shield electrode that separates two pixel rows. According to the present invention, an FT sensor with high blue sensitivity can be produced.

独立発明１と２の他の特徴と効果が以下の実施例によつ
て説明される。Other features and advantages of Independent Inventions 1 and 2 are illustrated by the following examples.

発明を実施するための最良の形態 図１は本発明のＥ／Ｂ転送形ＣＣＤセンサのブロツク図
であり，図２は図１の変形実施例である。BEST MODE FOR CARRYING OUT THE INVENTION FIG. 1 is a block diagram of an E/B transfer type CCD sensor of the present invention, and FIG. 2 is a modified embodiment of FIG. 1.

図１において，撮像部１に水平方向に配列された垂直走
査線３はシフトレジスタ（ＳＲ）２（Ａ，Ｂ）によつて
制御される。垂直走査線は図において省略されている垂
直ＣＣＤの転送電極に接続される。１本の垂直走査線は
両側のＳＲによつて制御されるので，各垂直転送用シフ
トレジスタ（ＳＲ）の負荷インピーダンスは小さくでき
る。垂直ＣＣＤは転送ゲート４Ａによつて水平ＣＣＤ５
Ａに接続される。そして水平ＣＣＤ５Ａと５Ｂの間に転
送ゲート４Ｂが配置される。転送ゲート４Ｂの省略は可
能である。ＦＴセンサにおいて，垂直ＣＣＤと転送ゲー
ト４Ａの間にフイールド画像またはフレーム画像蓄積用
バツフアＣＣＤが配置される。電子カメラとして使用さ
れるＦＴセンサにおいて，上記のバツフアＣＣＤを省略
する事は可能であり，電荷転送効率は改善される。図２
において，第１ＳＲ２Ａは奇数行の垂直走査線３Ａを制
御し，第２ＳＲ２Ｂは偶数行の垂直走査線３Ｂを制御す
る。このようにすれば，ＳＲ２（Ａ，Ｂ）の設計は非常
に楽になる。図３において，図１のツフトレジスタ構造
を持つ１Ｅ／Ｂ転送形ＣＣＤセンサの垂直転送動作が説
明される。ただし，ＳＲ２Ａとまつたく同じ動作をする
ＳＲ２Ｂは省略され，４Ｂと５Ｂも省略される。垂直Ｃ
ＣＤ６の各転送電極３（Ｕ〜Ｚ）は最初に信号電荷Ｑ１
〜Ｑ６を蓄積している。ＶＴＧ３（Ｕ〜Ｚ）は方向性転
送電極であり，その下に電位障壁と電位井戸を持つ。図
３Ａにおいて，ＶＴＧ３Ｚは浅い電位ＶＬになり，信号
電荷Ｑ１は３Ｚから転送ゲート４Ａを通つて水平ＣＣＤ
５Ａに転送される。次に，図３Ｂにおいて，ＶＴＧ３Ｚ
は深い電位ＶＨになり，ＶＴＧ３Ｙは浅い電位ＶＬにな
る。その結果，信号電荷Ｑ２はＶＴＧ３Ｚの下に転送さ
れる。次に，図３Ｃにおいて，ＶＴＧ３Ｚ，３Ｘは浅い
電位になり，ＶＴＧ３Ｙと転送ゲート４Ａは深い電位Ｖ
Ｈになり，Ｑ２は水平ＣＣＤ５Ａに転送され，Ｑ３はＶ
ＴＧ３Ｙの下に転送される。同様にしてＱ３〜Ｑ６は順
番に水平ＣＣＤ５Ａに垂直転送される。図３の１Ｅ／Ｂ
転送で重要な事は図６Ａから図６Ｂへ，または図６Ｂか
ら図６ＣへＳＲ２Ａがシフトする前に，ＳＲ２Ａがすべ
ての出力節点すなわちＶＴＧ３（Ｕ〜Ｚ）にＶＨを与え
る事である。その結果，電荷は常に深い電位ＶＨを持つ
ＶＴＧの下に転送できる。上記の動作（プリチヤージ動
作）はシフトレジスタ２Ａをダイナミツク形（レシオま
たはレシオレス）にする事によつて，またはＳＲ２Ａと
垂直走査線の間にダイナミツク形インバータであるバツ
フア回路を付加する事によつて実施できる。図３の１Ｅ
／Ｂ転送構造を持つＩＴセンサにおいて，ＳＲ２Ａまた
は上記のバツフア回路の電源電圧を変更する事によつて
，すなわち，上記の電源電圧を非常に高くする事によつ
て，垂直走査線に接続されるアドレスゲート電極にリー
ドパルス電圧を与える事ができる。もちろんこのリード
パルス発生技術は他の１Ｅ／Ｂ回路または２Ｅ／Ｂ回路
にも応用できる。奇（偶）数番目の垂直走査線にだけ上
記のリードパルス電圧を与える事も可能である。図４は
図２の回路構成を持つ１Ｅ／Ｂ垂直転送回路の動作を表
わす。In FIG. 1, vertical scanning lines 3 arranged horizontally in an imaging section 1 are controlled by a shift register (SR) 2 (A, B). The vertical scanning line is connected to a transfer electrode of a vertical CCD which is omitted in the figure. Since one vertical scanning line is controlled by the SRs on both sides, the load impedance of each vertical transfer shift register (SR) can be reduced. The vertical CCD is connected to the horizontal CCD 5 by the transfer gate 4A.
Connected to A. A transfer gate 4B is arranged between the horizontal CCDs 5A and 5B. Transfer gate 4B can be omitted. In the FT sensor, a buffer CCD for storing field images or frame images is arranged between the vertical CCD and the transfer gate 4A. In an FT sensor used as an electronic camera, it is possible to omit the buffer CCD described above, and the charge transfer efficiency is improved. Figure 2
, the first SR 2A controls the vertical scanning lines 3A in odd rows, and the second SR 2B controls the vertical scanning lines 3B in even rows. In this way, the design of SR2 (A, B) becomes very easy. 3, the vertical transfer operation of the 1E/B transfer type CCD sensor having the Tuft register structure of FIG. 1 will be explained. However, SR2B, which operates exactly the same as SR2A, is omitted, and 4B and 5B are also omitted. Vertical C
Each transfer electrode 3 (U to Z) of CD6 initially receives signal charge Q1.
- Accumulating Q6. VTG3 (U to Z) is a directional transfer electrode, and has a potential barrier and a potential well below it. In FIG. 3A, VTG3Z is at shallow potential VL, and signal charge Q1 is transferred from 3Z to horizontal CCD through transfer gate 4A.
Transferred to 5A. Next, in Figure 3B, VTG3Z
becomes a deep potential VH, and VTG3Y becomes a shallow potential VL. As a result, signal charge Q2 is transferred below VTG3Z. Next, in FIG. 3C, VTG3Z and 3X are at a shallow potential, and VTG3Y and transfer gate 4A are at a deep potential V
becomes H, Q2 is transferred to horizontal CCD 5A, and Q3 becomes V
Transferred under TG3Y. Similarly, Q3 to Q6 are sequentially vertically transferred to the horizontal CCD 5A. 1E/B in Figure 3
What is important in the transfer is that before SR2A shifts from FIG. 6A to FIG. 6B or from FIG. 6B to FIG. 6C, SR2A provides VH to all output nodes, that is, VTG3 (U to Z). As a result, charges can always be transferred under VTG having a deep potential VH. The above operation (precharge operation) can be performed by making the shift register 2A dynamic type (ratio or ratioless) or by adding a buffer circuit, which is a dynamic type inverter, between SR2A and the vertical scanning line. can. 1E in Figure 3
In an IT sensor with a /B transfer structure, by changing the power supply voltage of SR2A or the above buffer circuit, that is, by making the above power supply voltage very high, it is possible to connect to the vertical scanning line. A read pulse voltage can be applied to the address gate electrode. Of course, this read pulse generation technique can also be applied to other 1E/B circuits or 2E/B circuits. It is also possible to apply the above read pulse voltage only to odd (even) vertical scanning lines. FIG. 4 shows the operation of the 1E/B vertical transfer circuit having the circuit configuration shown in FIG.

垂直ＣＣＤ６は図３と同様にＶＴＧ３（Ｕ〜Ｚ）を持ち
，それらの下に最初に信号電荷Ｑ１〜Ｑ６をストレージ
している。ＶＴＧ３（Ｕ〜Ｚ）は当然方向性ＶＴＧであ
る。そして，各ＶＴＧ３（Ｕ〜Ｚ）は交互にＳＲ２Ａと
ＳＲ２Ｂによつて制御される。図４Ａは図３Ａと同じで
あり。図４Ｂは図３Ｂと同じ動作状態を表わす。同様に
図４（Ｃ〜Ｆ）は図３（Ｃ〜Ｆ）と同じ動作状態を表わ
す。図４（Ａ〜Ｆ）の特徴はＳＲ２Ａと２Ｂが交互に充
電（プリチヤージ）状態になり，奇（偶）数行のＶＴＧ
がすべてＶＨになる事である。その結果，図４のＳＲ２
Ａと２Ｂは図３のＳＲ２Ａに比べて半分のクロツク周波
数を持つ。ただし，図４Ａから図４Ｂへの変化において
，ＳＲ２ＡがＶＨを出力した後で，ＳＲ２ＢがＶＨとＶ
Ｌを出力する事が好ましい。上記の動作はＳＲ２Ａのプ
リチヤージ期間がＳＲ２Ｂの評価期間に先行して開始さ
れれば良い。同様に図４Ｂから図４Ｃへの変化において
，ＳＲ２Ｂのプリチヤージ期間がＳＲ２Ａの評価期間に
先行する。図４の２ＳＲ形式の利点はＳＲの回路スペー
スを大きくできる事とクロツク周波数を低くできる他に
，垂直転送された信号電荷を受け取るＶＴＧが常にスイ
ツチを介して電源電圧ＶＤに接続（短路）されているの
で，大量の信号電荷が転送されてもＶＴＧの電位変動が
小さい事である。図４のＳＲ２Ａの１実施例等価回路が
図５に，その動作が図６に開示される。ＳＲ２Ａはレシ
オレスインバータ１１Ａと１１Ｂを交互に接続し，それ
にクロツク電圧φ１，φ２を印加する事によつて構成さ
れる。そしてレシオレスインバータ１１Ａの出力節点は
垂直走査線３Ｚ，３Ｘに接続されている。図４において
省略されているがＳＲ２ＢはＳＲ２Ａと同じ回路構成と
，クロツク電圧φ′１，φ′２を持つ。そしてＳＲ２Ｂ
のレツオレスインバータ１１Ａ′の出力節点１２Ａ′は
垂直走査線３Ｙ，３Ｗに接続されている。図５の動作が
図６で説明される。１４は出力インバータ１１Ａの動作
を表わし，１４′は出力インバータ１１Ａ′の動作を表
わす。クロツクφ１がＶＨ，クロツクφ２がＶＬになる
時，インバータ１１Ａの８Ａがターンオンし，１０Ａが
ターンオフし，出力節点１２Ａはプリチヤージ（充電）
される。Ｐはプリチヤージ期間であり，Ｈは保持（ホー
ルド）期間であり，Ｅは評価期間である。クロツクφ１
，φ２がＶＬになる時，インバータ１１Ａ，１１Ｂは保
持期間になる。クロツクφ２がＶＨ，クロツクφ１がＶ
Ｌになる時にインバータ１１Ａは評価期間になり，イン
バータ１１Ｂはプリチヤージ期間Ｐになる。クロツクφ
１がＶＨ，クロツクφ２がＶＬになる時，インバータ１
１Ｂは評価期間になる。The vertical CCD 6 has VTGs 3 (U to Z) as in FIG. 3, and signal charges Q1 to Q6 are initially stored under them. VTG3 (U to Z) is naturally a directional VTG. Each VTG3 (U to Z) is alternately controlled by SR2A and SR2B. FIG. 4A is the same as FIG. 3A. FIG. 4B represents the same operating condition as FIG. 3B. Similarly, FIGS. 4(C-F) represent the same operating conditions as FIGS. 3(C-F). The characteristics of Figure 4 (A to F) are that SR2A and SR2B are alternately charged (pre-charged), and the VTGs of odd (even) rows
All of them will be on VH. As a result, SR2 in Figure 4
A and 2B have half the clock frequency compared to SR2A of FIG. However, in the change from Figure 4A to Figure 4B, after SR2A outputs VH, SR2B outputs VH and VH.
It is preferable to output L. The above operation may be performed as long as the precharge period of SR2A is started before the evaluation period of SR2B. Similarly, in the transition from FIG. 4B to FIG. 4C, the precharge period of SR2B precedes the evaluation period of SR2A. The advantage of the 2SR format in Figure 4 is that the SR circuit space can be increased and the clock frequency can be lowered, as well as the fact that the VTG, which receives vertically transferred signal charges, is always connected (short-circuited) to the power supply voltage VD via a switch. Therefore, even if a large amount of signal charge is transferred, the potential fluctuation of the VTG is small. An equivalent circuit of one embodiment of the SR2A shown in FIG. 4 is shown in FIG. 5, and its operation is shown in FIG. SR2A is constructed by connecting ratioless inverters 11A and 11B alternately and applying clock voltages φ1 and φ2 to them. The output node of the ratioless inverter 11A is connected to the vertical scanning lines 3Z and 3X. Although omitted in FIG. 4, SR2B has the same circuit configuration as SR2A and clock voltages φ'1 and φ'2. And SR2B
The output node 12A' of the retroless inverter 11A' is connected to the vertical scanning lines 3Y and 3W. The operation of FIG. 5 is explained in FIG. 14 represents the operation of the output inverter 11A, and 14' represents the operation of the output inverter 11A'. When clock φ1 becomes VH and clock φ2 becomes VL, 8A of inverter 11A is turned on, 10A is turned off, and output node 12A is precharged.
be done. P is the precharge period, H is the hold period, and E is the evaluation period. Clock φ1
, φ2 become VL, the inverters 11A and 11B enter the holding period. Clock φ2 is VH, clock φ1 is VH
When the voltage becomes L, the inverter 11A enters the evaluation period, and the inverter 11B enters the precharge period P. Clockφ
1 becomes VH and clock φ2 becomes VL, inverter 1
1B is the evaluation period.

垂直走査線３（Ｘ，Ｚ）の容量が大きく，その電位変化
がスイツチ８Ａ，７Ｂの動作より遅いのでクロツクφ２
とクロツクφ１の間にＨ期間は省略される。図６からわ
かる様にＳＲ２Ａの出力インバータ１１Ａの評価期間Ｅ
はＳＲ２Ｂの出力インバータ１１Ｂのプリチヤージ期間
Ｐ′より遅れて設計される。同様にＳＲ２Ｂの出力イン
バータ１１Ｂの評価期間Ｅ′はＳＲ２Ａの出力インバー
タ１１Ａのプリチヤージ期間Ｐより遅れて設計される。Since the capacitance of the vertical scanning line 3 (X, Z) is large and its potential change is slower than the operation of switches 8A and 7B, the clock φ2
The H period is omitted between the clock φ1 and the clock φ1. As can be seen from Figure 6, the evaluation period E of the output inverter 11A of SR2A
is designed to be delayed from the precharge period P' of the output inverter 11B of SR2B. Similarly, the evaluation period E' of the output inverter 11B of SR2B is designed to be delayed from the precharge period P of the output inverter 11A of SR2A.

図７はＳＲ２Ａの出力節点１２Ａと垂直走査線３Ｚの間
にダイナミツクインバータ１５を付加した実施例である
。この実施例において，スイツチ１５Ａがターンオンす
る時に奇（偶）数行のすべての垂直走査線はＶＨになる
。図８は図８の変形実施例であり，バツフア回路を充電
スイツチ１５Ａとトランスフアゲート１６によつて構成
したものである。図７，図８の実施例においてＳＲ２Ａ
はスイツチ１５Ｃ，１６がターンオンする時に評価電圧
を出力する必要がある。図９は図１の回路構成を持つ２
Ｅ／Ｂ形ＣＣＤセンサのＳＲの動作を表わす。ＳＲ２Ａ
は異なるクロツク動作をする２つのインバータ１１Ａと
１１Ｂによつて構成される。そして各インバータの出力
節点１２Ａ，１２Ｂに垂直走査線３Ｚ〜３Ｗが接続され
る。図１０は（Ａ〜Ｈ）図２の回路構成を持つ２Ｅ／Ｂ
形ＣＣＤセンサのＳＲ２Ａ，２Ｂの動作を表わす。ただ
し，ＳＲ２ＡはＶＴＧ３Ｚ，３Ｘ，３Ｖを制御し，ＳＲ
２ＢはＶＴＧ３Ｙ，３Ｗ，３Ｕを制御する。ＳＲ２Ａ，
２Ｂを交互にシフトする事によつて，非方向性転送電極
３（Ｕ〜Ｚ）は信号電荷Ｑ１〜Ｑ３を水平ＣＣＤ５Ａに
垂直転送する。図１１は垂直ＣＣＤ６が信号電荷ＱＳ＋
ノイズ電荷ＱＮと，ノイズ電荷ＱＮを交互に独立に垂直
転送するＩＴセンサの１実施例平面図である。垂直ＣＣ
Ｄ６のバルクチヤンネル１７は１Ｅ／Ｂ形構造を持ち，
電位障壁領域１７Ａと電位井戸領域１７Ｂを持つ。そし
て１７Ｂは画素列１８に対して大体１／２画素ピツチだ
け垂直方向にシフトして配置されるので，スメアノイズ
電荷は信号電荷井戸ＷＳとノイズ電荷井戸ＷＮに大体等
しく混入する。１９は画素の信号電荷を垂直ＣＣＤにア
ドレス転送するアドレスチヤンネル領域である。そして
２つの水平ＣＣＤ５Ａと５Ｂは信号電荷＋ノイズ電荷と
ノイズ電荷を独立に水平転送し，そしてアンプ２０（Ａ
，Ｂ）によつて増巾された出力電圧は減算器２１で減算
される。減算器は差動アンプまたはクランプ回路によつ
て簡単に作れる。すなわち，ノイズ電圧が出力された後
で，結合コンデンサの第２端をクランプ，次に信号電圧
をノイズ電圧の後で上記の結合コンデンサの第１端に入
力する。そして結合コンデンサの第２端の電位変化をサ
ンプリングする。もちろん片方の出力電圧を反転して加
算しても良い。図１２と図１３は本発明の１Ｅ／Ｂ転送
ＦＴセンサの色画素配置図である。画素１８を兼ねる垂
直ＣＣＤは１画素行ごとに水平方向に１／２画素ピツチ
だけシフトしている。そして，１垂直ＣＣＤの上に３種
類の色フイルタが配置される。FIG. 7 shows an embodiment in which a dynamic inverter 15 is added between the output node 12A of the SR2A and the vertical scanning line 3Z. In this embodiment, all vertical scan lines in odd (even) rows go to VH when switch 15A turns on. FIG. 8 shows a modified embodiment of FIG. 8, in which the buffer circuit is composed of a charging switch 15A and a transfer gate 16. In the embodiments of FIGS. 7 and 8, SR2A
needs to output an evaluation voltage when the switches 15C and 16 turn on. Figure 9 shows 2 with the circuit configuration of Figure 1.
This shows the operation of the SR of the E/B type CCD sensor. SR2A
is composed of two inverters 11A and 11B with different clock operations. Vertical scanning lines 3Z to 3W are connected to output nodes 12A and 12B of each inverter. Figure 10 shows (A to H) 2E/B with the circuit configuration of Figure 2.
This shows the operation of CCD sensors SR2A and SR2B. However, SR2A controls VTG3Z, 3X, and 3V, and SR2A controls VTG3Z, 3X, and 3V.
2B controls VTGs 3Y, 3W, and 3U. SR2A,
By alternately shifting 2B, the non-directional transfer electrodes 3 (U to Z) vertically transfer the signal charges Q1 to Q3 to the horizontal CCD 5A. In FIG. 11, the vertical CCD 6 has a signal charge QS+
FIG. 2 is a plan view of an embodiment of an IT sensor that vertically transfers noise charges QN and noise charges QN alternately and independently; Vertical CC
The bulk channel 17 of D6 has a 1E/B type structure,
It has a potential barrier region 17A and a potential well region 17B. Since 17B is vertically shifted by about 1/2 pixel pitch with respect to the pixel column 18, smear noise charges mix into the signal charge well WS and the noise charge well WN almost equally. Reference numeral 19 denotes an address channel region for address-transferring pixel signal charges to the vertical CCD. The two horizontal CCDs 5A and 5B horizontally transfer the signal charge + noise charge and the noise charge independently, and the amplifier 20 (A
, B) is subtracted by a subtracter 21. A subtracter can be easily constructed using a differential amplifier or a clamp circuit. That is, after the noise voltage is output, the second end of the coupling capacitor is clamped, and then the signal voltage is inputted to the first end of the coupling capacitor after the noise voltage. Then, the potential change at the second end of the coupling capacitor is sampled. Of course, one of the output voltages may be inverted and added. 12 and 13 are color pixel layout diagrams of the 1E/B transfer FT sensor of the present invention. The vertical CCD, which also serves as pixels 18, is shifted by 1/2 pixel pitch in the horizontal direction for each pixel row. Three types of color filters are arranged on one vertical CCD.

このようにすれば，高い輝度，色解像度が得られる。図
１２，図１３は電子カメラに使用されるので垂直ＣＣＤ
はバツフアＣＣＤを介する事なく，シヤツターが閉じて
いる期間に水平ＣＣＤに直接信号電荷を垂直転送する。In this way, high brightness and color resolution can be obtained. Figures 12 and 13 are vertical CCDs because they are used in electronic cameras.
vertically transfers signal charges directly to the horizontal CCD while the shutter is closed, without going through the buffer CCD.

図１２において，Ｎ−１行の信号電圧とＮ＋１行の信号
電圧を加算して平均信号電圧を作り，Ｎ行の欠落する色
画素を補間する。このようにすれば，Ｒ，Ｇ，Ｂ電圧の
帯域は２倍になる。図１３において，Ｒ，Ｂ信号は図１
２と同様にして平均信号電圧を作り，そして第Ｎ−１行
のＹ（輝度）信号とＮ＋１行のＹ信号を加算して平均Ｙ
信号を作る。そしてこの平均Ｙ信号と第Ｎ行のＹ信号を
所定のサンプルホールド間隔でサンプルホールドする事
によつて高い周波数を持つＹ信号が作られる。図１４は
独立発明２に開示されるＦＴセンサの１実施例断面図で
あり，図１５はその平面図である。Ｎ−基板２０上にＰ
形ウエル領域２１が作られ，その上にＮ形バルクチヤン
ネル領域２２が作られる。そして，その上に薄い絶縁膜
を介してＭＯＳ転送電極３Ｗ２，３Ｘ２，３Ｙ２が作ら
れる。３Ｗ２，３Ｘ２，３Ｙ２は０．１μの厚さを持つ
ポリシリコンである。そして，３Ｗ２，３Ｘ２，３Ｙ２
をマスクとして電位障壁２３がイオン注入によつて作ら
れる。イオンはボロンである。そして，その上に薄い絶
縁膜を介して第２層ＭＯＳ転送電極３Ｘ１，３Ｙ１，３
Ｚ１が作られる。３Ｘ１，３Ｙ１，３Ｚ１は０．６μの
厚さを持つポリシリコンである。そして図１５からわか
るように３Ｘ１と３Ｘ２，３Ｙ１と３Ｙ２，３Ｗ１と３
Ｗ２はチヤンネルストツプ領域２４の上で接続される。In FIG. 12, the signal voltage of the N-1 row and the signal voltage of the N+1 row are added to create an average signal voltage, and the missing color pixels of the N row are interpolated. In this way, the bands of R, G, and B voltages will be doubled. In Figure 13, the R and B signals are as shown in Figure 1.
Create the average signal voltage in the same manner as in 2, and then add the Y (luminance) signal of the N-1th row and the Y signal of the N+1 row to obtain the average Y signal voltage.
make a signal. By sampling and holding this average Y signal and the Y signal of the Nth row at predetermined sample and hold intervals, a Y signal having a high frequency is created. FIG. 14 is a sectional view of one embodiment of the FT sensor disclosed in Independent Invention 2, and FIG. 15 is a plan view thereof. P on N-substrate 20
A well region 21 is created, and an N-type bulk channel region 22 is created above it. Then, MOS transfer electrodes 3W2, 3X2, and 3Y2 are formed thereon via a thin insulating film. 3W2, 3X2, 3Y2 are polysilicon having a thickness of 0.1μ. And 3W2, 3X2, 3Y2
A potential barrier 23 is created by ion implantation using as a mask. The ion is boron. Then, the second layer MOS transfer electrodes 3X1, 3Y1, 3
Z1 is created. 3X1, 3Y1, 3Z1 are polysilicon having a thickness of 0.6μ. As can be seen from Figure 15, 3X1 and 3X2, 3Y1 and 3Y2, 3W1 and 3
W2 is connected above the channel stop region 24.

このようにすれば，画素の青感度は大巾に改善される。In this way, the blue sensitivity of the pixel is greatly improved.

１Ｅ／Ｂ形ＦＴセンサにおいて，３Ｘ１，３Ｙ１，３Ｚ
１はシールド電極を兼ねる。図１４において，３Ｘ１，
３Ｙ１を下側の第１層ＭＯＳ電極とし，３Ｘ２，３Ｙ２
を上側の第２層ＭＯＳ電極としても良い。この実施例に
おいて，電位井戸領域２５にりん等のイオンを注入した
り，または３Ｘ１，３Ｙ１の表面を酸化する時に３Ｘ２
，３Ｙ２の下の絶縁膜を厚くして，領域２３と領域２５
のポテンシヤル差を確保できる。３Ｘ２，３Ｙ２をｓｎ
ｏ２またはＩＴ０膜とする事は可能である。In 1E/B type FT sensor, 3X1, 3Y1, 3Z
1 also serves as a shield electrode. In Figure 14, 3X1,
3Y1 is the lower first layer MOS electrode, 3X2, 3Y2
may be used as the upper second layer MOS electrode. In this embodiment, when implanting ions such as phosphorus into the potential well region 25 or oxidizing the surfaces of 3X1 and 3Y1, 3X2
, 3Y2 by increasing the thickness of the insulating film under the region 23 and region 25.
It is possible to secure a difference in potential. 3X2, 3Y2 sn
It is possible to use an o2 or IT0 film.

【図面の簡単な説明】[Brief explanation of drawings]

図１と図２は本発明のＥ／Ｂ形ＣＣＤセンサのブロツク
図である。図３（Ａ〜Ｆ）と図４（Ａ〜Ｆ）は本発明の
１Ｅ／Ｂ形ＣＣＤセンサの動作図である。図５は図４（
Ａ〜Ｆ）に開示される垂直転送用シフトレジスタ２Ａの
等価回路図であり，図６はその動作図である。図７と図
８は図４のシフトレジスタの出力節点と垂直走査線を接
続するバツフア回路の等価回路図である。図９と図１０
（Ａ〜Ｈ）は本発明の２Ｅ／Ｂ形ＣＣＤセンサの動作図
である。図１１は信号電荷とノイズ電荷を独立に垂直転
送する本発明の１Ｅ／Ｂ形ＩＴセンサの平面図である。 図１２と図１３は本発明の１Ｅ／Ｂ形ＦＴセンサの平面
図である。図１４は独立発明２を説明するＦＴセンサの
断面図であり，図１５は図１４の平面図である。２６は
接続部である。２４はチヤンネルストツプ領域である。 特許出願人　田中正一1 and 2 are block diagrams of the E/B type CCD sensor of the present invention. 3 (A to F) and FIG. 4 (A to F) are operational diagrams of the 1E/B type CCD sensor of the present invention. Figure 5 is similar to Figure 4 (
FIG. 6 is an equivalent circuit diagram of the vertical transfer shift register 2A disclosed in A to F), and FIG. 6 is an operation diagram thereof. 7 and 8 are equivalent circuit diagrams of a buffer circuit connecting the output node of the shift register in FIG. 4 and the vertical scanning line. Figures 9 and 10
(A to H) are operation diagrams of the 2E/B type CCD sensor of the present invention. FIG. 11 is a plan view of the 1E/B type IT sensor of the present invention which vertically transfers signal charges and noise charges independently. 12 and 13 are plan views of the 1E/B type FT sensor of the present invention. FIG. 14 is a cross-sectional view of the FT sensor for explaining Independent Invention 2, and FIG. 15 is a plan view of FIG. 14. 26 is a connecting portion. 24 is a channel stop area. Patent applicant Shoichi Tanaka

Claims (23)

【特許請求の範囲】[Claims] （１）、画素列を兼ねるか，または画素列の間に配置さ
れる複数の垂直ＣＣＤと，水平ＣＣＤを備える固体イメ
ージセンサにおいて， 垂直ＣＣＤは方向性転送電極，または非方向性転送電極
を持ち，すべての方向性転送電極，または奇数番目また
は偶数番目の非方向性転送電極の下に蓄積された各電荷
群を独立に垂直転送する事を特徴とする固体イメージセ
ンサ。(1) In a solid-state image sensor that includes a plurality of vertical CCDs that also serve as pixel columns or are arranged between pixel columns, and a horizontal CCD, the vertical CCDs have directional transfer electrodes or non-directional transfer electrodes. , all directional transfer electrodes, or each group of charges accumulated under odd-numbered or even-numbered non-directional transfer electrodes is vertically transferred independently. （２）、１個の画素を兼ねるか，または１個の画素に対
応して１個の方向性転送電極が配置される事を特徴とす
る第１項記載の固体イメージセンサ。(2) The solid-state image sensor according to item 1, wherein one directional transfer electrode is arranged to serve as one pixel or correspond to one pixel. （３）、１個の画素を兼ねるか，または１個の画素に対
応して１個の非方向性転送電極が配置される事を特徴と
する第１項記載の固体イメージセンサ。(3) The solid-state image sensor according to item 1, wherein one non-directional transfer electrode is arranged to serve as one pixel or correspond to one pixel. （４）、１個の画素を兼ねるか，または１個の画素に対
応して２個の非方向性転送電極が配置される事を特徴と
する第１項記載の固体イメージセンサ。(4) The solid-state image sensor according to item 1, wherein two non-directional transfer electrodes are arranged to serve as one pixel or correspond to one pixel. （５）、インタレース方式のＴＶカメラまたは電子カメ
ラであり，１水平走査期間に隣接する２画素行の信号電
荷を独立に出力する事を特徴とする第１項記載の固体イ
メージセンサ。(5) The solid-state image sensor according to item 1, which is an interlaced TV camera or electronic camera, and is characterized in that the signal charges of two adjacent pixel rows are output independently in one horizontal scanning period. （６）、インタレース方式のＴＶカメラであり，奇数フ
イールドにおいて，垂直ＣＣＤの奇（偶）数番目の非方
向性転送電極の下に蓄積された信号電荷を垂直転送し，
偶数フイールドにおいて，垂直ＣＣＤの偶（奇）数番目
の非方向性転送電極の下に蓄積された信号電荷を垂直転
送する事を特徴とする第３項記載の固体イメージセンサ
。(6) This is an interlaced TV camera, which vertically transfers the signal charges accumulated under the odd (even) non-directional transfer electrodes of the vertical CCD in the odd field.
4. The solid-state image sensor according to claim 3, wherein signal charges accumulated under even (odd) non-directional transfer electrodes of the vertical CCD are vertically transferred in an even field. （７）、ノンインタレース方式のＴＶカメラまたは電子
カメラである事を特徴とする第１項記載の固体イメージ
センサ。(7) The solid-state image sensor according to item 1, which is a non-interlaced TV camera or electronic camera. （８）、画素列の間に配置された垂直ＣＣＤが１画素行
または混合された２画素行の信号電荷と，ノイズ電荷を
独立に垂直転送し，１水平走査期間に上記の信号電荷と
ノイズ電荷を独立に出力し，そして信号電荷とノイズ電
荷の差を検出する事を特徴とする第１項記載の固体イメ
ージセンサ。(8) The vertical CCD placed between the pixel columns independently vertically transfers the signal charge and noise charge of one pixel row or two mixed pixel rows, and the above signal charge and noise are transferred in one horizontal scanning period. 2. The solid-state image sensor according to claim 1, wherein the solid-state image sensor outputs charges independently and detects a difference between a signal charge and a noise charge. （９）、独立に転送された複数のノイズ電荷を加算して
平均ノイズ電荷を作り，上記の平均ノイズ電荷と信号電
荷の差を検出する事を特徴とする第８項記載の固体イメ
ージセンサ。(9) The solid-state image sensor according to item 8, wherein a plurality of independently transferred noise charges are added to form an average noise charge, and a difference between the average noise charge and the signal charge is detected. （１０）、ノイズ電荷が小さい時に，１水平走査期間に
２画素行の信号電荷を出力する事を特徴とする第８項記
載の固体イメージセンサ。(10) The solid-state image sensor according to item 8, characterized in that when noise charges are small, signal charges of two pixel rows are output in one horizontal scanning period. （１１）、垂直帰線期間に出力される垂直ＣＣＤのノイ
ズ電荷の大きさによつて２画素行読み出しモードと１画
素行■ノイズ読み出しモードの切替を実施する事を特徴
とする第１０項記載の固体イメージセンサ。(11) Item 10, characterized in that switching between a 2-pixel row readout mode and a 1-pixel row ■noise readout mode is performed depending on the magnitude of the noise charge of the vertical CCD output during the vertical retrace period. solid-state image sensor. （１２）、低照度条件において，１水平走査期間に１画
素行を出力する事を特徴とする第５項記載の固体イメー
ジセンサ。(12) The solid-state image sensor according to item 5, which outputs one pixel row in one horizontal scanning period under low illumination conditions. （１３）、垂直ＣＣＤの出力端から注入された空の電位
井戸が２電位井戸ピツチだけ逆方向に垂直転送された後
で，１個の空の電位井戸が垂直ＣＣＤの出力端から注入
される事を特徴とする第１項記載の固体イメージセンサ
。(13), After the empty potential well injected from the output end of the vertical CCD is vertically transferred in the opposite direction by two potential well pitches, one empty potential well is injected from the output end of the vertical CCD. 2. The solid-state image sensor according to claim 1, characterized in that: （１４）、垂直ＣＣＤの各方向性転送電極は水平方向に
配列されたそれぞれ異なる垂直走査線に接続され，そし
て上記の各垂直走査線は垂直転送用シフトレジスタのダ
イナミツク形インバータの出力節点によつて制御される
事を特徴とする第１項記載の固体イメージセンサ。(14), each directional transfer electrode of the vertical CCD is connected to a different vertical scanning line arranged in the horizontal direction, and each of the vertical scanning lines is connected to the output node of the dynamic inverter of the vertical transfer shift register. 2. The solid-state image sensor according to claim 1, wherein the solid-state image sensor is controlled by （１５）、垂直ＣＣＤの各非方向性転送電極は水平方向
に配列されたそれぞれ異なる垂直走査線に接続され，そ
して上記の各垂直走査線は垂直転送用シフトレジスタの
半ビツト段である各インバータの出力節点によつて制御
される事を特徴とする第１項記載の固体イメージセンサ
。(15), each non-directional transfer electrode of the vertical CCD is connected to a different vertical scanning line arranged in the horizontal direction, and each vertical scanning line is connected to each inverter which is a half-bit stage of the vertical transfer shift register. 2. The solid-state image sensor according to claim 1, wherein the solid-state image sensor is controlled by an output node of the solid-state image sensor. （１６）、複数の垂直転送用シフトレジスタが配置され
，垂直ＣＣＤの奇数行の転送電極と偶数行の転送電極は
異なる垂直転送用シフトレジスタによつて制御される事
を特徴とする第１項記載の固体イメージセンサ。(16), Item 1, characterized in that a plurality of vertical transfer shift registers are arranged, and transfer electrodes in odd-numbered rows and transfer electrodes in even-numbered rows of the vertical CCD are controlled by different vertical transfer shift registers. The solid-state image sensor described. （１７）、画素と垂直ＣＣＤの転送電極の間にアドレス
用転送電極が配置され，そして垂直ＣＣＤの転送電極と
上記のアドレス用転送電極が接続され，そして垂直ＣＣ
Ｄの転送電極は垂直走査線によつて垂直転送用シフトレ
ジスタに接続され，そしてシフトレジスタの電源電圧の
変更によつて，画素の信号電荷を垂直ＣＣＤにアドレス
転送する事を特徴とする第１項記載の固体イメージセン
サ。(17), an address transfer electrode is arranged between the pixel and the transfer electrode of the vertical CCD, and the transfer electrode of the vertical CCD and the above address transfer electrode are connected, and the vertical CCD transfer electrode is connected to the transfer electrode of the vertical CCD.
The transfer electrode of D is connected to a shift register for vertical transfer by a vertical scanning line, and the signal charge of the pixel is address-transferred to the vertical CCD by changing the power supply voltage of the shift register. Solid-state image sensor described in Section 2. （１８）、画素列の間に垂直ＣＣＤを備えるＴＶカメラ
または電子カメラであり，すべての画素の信号電荷を垂
直ＣＣＤにアドレス転送した後で光像またはセンサまた
は色フイルタ板を変位し，そして２回目の撮像を実施す
る事を特徴とする第１項記載の固体イメージセンサ。(18), a TV camera or an electronic camera with a vertical CCD between the pixel columns, displacing the optical image or sensor or color filter plate after addressing and transferring the signal charge of every pixel to the vertical CCD; 2. The solid-state image sensor according to item 1, characterized in that the second imaging is performed. （１９）、画素列を兼ねる垂直ＣＣＤを備える電子カメ
ラであり，そして垂直ＣＣＤは１フイールド画像を一時
蓄積するバツフアＣＣＤを介さずに水平ＣＣＤに接続さ
れる事を特徴とする第１項記載の固体イメージセンサ。(19) An electronic camera according to item 1, which is equipped with a vertical CCD that also serves as a pixel column, and the vertical CCD is connected to the horizontal CCD without going through a buffer CCD that temporarily stores one field image. Solid-state image sensor. （２０）、画素列を兼ねる垂直ＣＣＤの上に複数の色フ
イルタが配置される事を特徴とする第１項記載の固体イ
メージセンサ。(20) The solid-state image sensor according to item 1, wherein a plurality of color filters are arranged on a vertical CCD that also serves as a pixel column. （２１）、画素列を兼ねる垂直ＣＣＤを持ち，上記の垂
直ＣＣＤの転送電極は１画素行ごとに水平方向に，１／
２画素ピツチだけ変位する事を特徴とする第１項記載の
固体イメージセンサ。(21) has a vertical CCD that also serves as a pixel column, and the transfer electrodes of the vertical CCD are arranged horizontally by 1/1 for each pixel row.
2. The solid-state image sensor according to claim 1, wherein the solid-state image sensor is displaced by two pixel pitches. （２２）、画素列を兼ねる垂直ＣＣＤと水平ＣＣＤを備
える固体イメージセンサにおいて， 垂直ＣＣＤの隣接する２個の転送電極は２つの隣接する
垂直ＣＣＤの間に配置される分離領域の上で接続されて
１個の転送電極になる事を特徴とする固体イメージセン
サ。(22), in a solid-state image sensor equipped with a vertical CCD and a horizontal CCD that also serve as pixel columns, two adjacent transfer electrodes of the vertical CCD are connected over a separation region placed between two adjacent vertical CCDs. A solid-state image sensor characterized in that a single transfer electrode is formed by combining the two electrodes into a single transfer electrode. （２３）、片方の転送電極はもう片方の転送電極よりも
大きな垂直巾と薄い厚さを持つ事を特徴とする第２２項
記載の固体イメージセンサ。(23) The solid-state image sensor according to item 22, wherein one transfer electrode has a larger vertical width and a thinner thickness than the other transfer electrode.