JPS60204052A - 入出力ボ−ドのアドレス選択方式 - Google Patents
入出力ボ−ドのアドレス選択方式Info
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- JPS60204052A JPS60204052A JP59060215A JP6021584A JPS60204052A JP S60204052 A JPS60204052 A JP S60204052A JP 59060215 A JP59060215 A JP 59060215A JP 6021584 A JP6021584 A JP 6021584A JP S60204052 A JPS60204052 A JP S60204052A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はマイクロコンピュータとRAM等を含む主制御
装置と入出力インタフェイス部とがシリアルデータ伝送
系で接続され、前記入出力インクフェイス部のコモンバ
スに接続された複数個の人。
装置と入出力インタフェイス部とがシリアルデータ伝送
系で接続され、前記入出力インクフェイス部のコモンバ
スに接続された複数個の人。
出力ボード内の任意のアドレスを選択する入出力ボード
のアドレス選択方式に関するものである。
のアドレス選択方式に関するものである。
従来技術と問題点
数値制御装置等の制御機器においては、工作機械等の被
制御機器をコントロールする為のオン。
制御機器をコントロールする為のオン。
オフ信号等の出力信号や、被制御機器の各種状態を示す
オン、オフ信号等の入力信号は、入出力インタフェイス
部のコモンバスに接続された複数の入力ボード、出力ボ
ードを介して行なわれる。この場合、データ伝送の相手
先の指定は、アドレス線を通じてコード化された相手先
のアドレスを送部ことによって行なわれ、コモンバスに
接続された各ボードは、各々アドレス線の状態を監視し
、アドレス線の状態が自分固有のアドレスと一致した時
に自分がデータ伝送の相手先として選択されたことを認
識する。この為、各入出力ボードには固有のアドレスを
割当てる必要があるが、一方、数値制御装置等において
は、同種類の人、出力ボードを複数枚使用することがあ
り、この結果、各ボードの固有アドレスを可変にしてお
く必要が生じる。一般にこれは、各ボード毎のハードウ
ェア上の設定によって実現されている。従って、同種類
のボードでありながら、ボードを装着する際には各々に
アドレス設定を行なう必要があり、この設定が保守上の
障害となっていた。
オン、オフ信号等の入力信号は、入出力インタフェイス
部のコモンバスに接続された複数の入力ボード、出力ボ
ードを介して行なわれる。この場合、データ伝送の相手
先の指定は、アドレス線を通じてコード化された相手先
のアドレスを送部ことによって行なわれ、コモンバスに
接続された各ボードは、各々アドレス線の状態を監視し
、アドレス線の状態が自分固有のアドレスと一致した時
に自分がデータ伝送の相手先として選択されたことを認
識する。この為、各入出力ボードには固有のアドレスを
割当てる必要があるが、一方、数値制御装置等において
は、同種類の人、出力ボードを複数枚使用することがあ
り、この結果、各ボードの固有アドレスを可変にしてお
く必要が生じる。一般にこれは、各ボード毎のハードウ
ェア上の設定によって実現されている。従って、同種類
のボードでありながら、ボードを装着する際には各々に
アドレス設定を行なう必要があり、この設定が保守上の
障害となっていた。
発明の目的
本発明はこのような従来の欠点を改善したものであり、
その目的は、各ボードのアドレス設定を不要とし、保守
性を向上させることにある。
その目的は、各ボードのアドレス設定を不要とし、保守
性を向上させることにある。
発明の実施例
第1図は本発明の実施例の要部ブロック図であり、入出
力インタフェイス部1の構成を示す。同図において、2
は制御回路、3はシリアルインパラレルアウトレジスタ
等のシリアルパラレル変換器、4はパラレルインシリア
ルアウトレジスタ等のパラレルシリアル変換器、5はア
ドレス変換回路、6はコモンバスで、これはアドレス線
7.データ線8.制御線9から成る。また、10は隘1
の出力ボード、11は磁2の出力ボード、12はl1k
L8の入力ボードであり、出力ボード、入力ボードとも
8個あり、各ボードは合計32個の入出力点数を有する
。制御回路2からはアドレスと書込み読出し用のタイミ
ングが出力され、アドレスはアドレス変換回路5に、タ
イミングは制御線9に出力される。またシリアルパラレ
ル変換器3のシリアル出力はデータ線8に出力され、パ
ラレルシリアル変換器4の入力はデータ線8に接続され
る。アドレス変換回路5は、制御回路2から出力された
アドレスをデコードして、スロット選択信号81〜81
6とボード内アドレスBAとを発生し、ボード内アドレ
スBAはアドレス線9に送出し、スロット選択信号81
〜816は対応する嵐の入出力ボード10〜12に送出
する。即ちスロット選択信号S1を阻1の出力ボードl
Oに送出し、スロット選択信号S2をN[L2の出力ボ
ード11に送出し、スロット選択信号s16をNa16
の入力ボード12に送出し、スロット選択信号33〜5
15(図示せず)を図示しない残りの13個の人、出力
ボードに送出する。また、入出力ボード10〜13には
、後述するようにアドレスデコーダ、各種ゲート回路、
ラッチ回路等が搭載され、アドレス線7.データ線8.
制御線9に接続されると共に、スロット選択信号81〜
316が伝送線により入力される。
力インタフェイス部1の構成を示す。同図において、2
は制御回路、3はシリアルインパラレルアウトレジスタ
等のシリアルパラレル変換器、4はパラレルインシリア
ルアウトレジスタ等のパラレルシリアル変換器、5はア
ドレス変換回路、6はコモンバスで、これはアドレス線
7.データ線8.制御線9から成る。また、10は隘1
の出力ボード、11は磁2の出力ボード、12はl1k
L8の入力ボードであり、出力ボード、入力ボードとも
8個あり、各ボードは合計32個の入出力点数を有する
。制御回路2からはアドレスと書込み読出し用のタイミ
ングが出力され、アドレスはアドレス変換回路5に、タ
イミングは制御線9に出力される。またシリアルパラレ
ル変換器3のシリアル出力はデータ線8に出力され、パ
ラレルシリアル変換器4の入力はデータ線8に接続され
る。アドレス変換回路5は、制御回路2から出力された
アドレスをデコードして、スロット選択信号81〜81
6とボード内アドレスBAとを発生し、ボード内アドレ
スBAはアドレス線9に送出し、スロット選択信号81
〜816は対応する嵐の入出力ボード10〜12に送出
する。即ちスロット選択信号S1を阻1の出力ボードl
Oに送出し、スロット選択信号S2をN[L2の出力ボ
ード11に送出し、スロット選択信号s16をNa16
の入力ボード12に送出し、スロット選択信号33〜5
15(図示せず)を図示しない残りの13個の人、出力
ボードに送出する。また、入出力ボード10〜13には
、後述するようにアドレスデコーダ、各種ゲート回路、
ラッチ回路等が搭載され、アドレス線7.データ線8.
制御線9に接続されると共に、スロット選択信号81〜
316が伝送線により入力される。
第2図はアドレス変換回路5の実施例の要部ブロック図
である。制御回路2から送出される6ビツトのアドレス
はROM20に入力される。ROM20は、各入出力ボ
ード10〜12に1対1で対応した合計64バイトの記
憶領域を有し、各バイトの上位4ビ・7トにスロット選
択情報sdl〜5d16が記憶され、下位4ビツトにボ
ード内アドレス情報bdl−0〜bd16−3が記憶さ
れている。ROM20は、入力の6ビツトのアドレスで
指定された隘の入出力ボードに対応するバイトの記憶情
報を出力するもので、スロット選択情報sdl〜5d1
6はデコーダ21に送出され、ボード内アドレス情報b
dl−0〜bd16−3はボード内アドレスBAとして
アドレス線7に送出される。デコーダ21はスロット選
択情報sdl〜5d16をデコードして上述したスロッ
ト選択信号31〜S16を発生するものである。なお、
ROM20の容量を増してデコーダ21を省略しても良
い。また、ROM20をRAMに置き換え、後述するマ
イクロコンピュータから書込み可能としておけば、スロ
ット選択情報sdl〜5d16.ボード内アドレス情報
bd1−0〜bd16−3をシステム構成の変更に応じ
て書き換えることができるので好適である。
である。制御回路2から送出される6ビツトのアドレス
はROM20に入力される。ROM20は、各入出力ボ
ード10〜12に1対1で対応した合計64バイトの記
憶領域を有し、各バイトの上位4ビ・7トにスロット選
択情報sdl〜5d16が記憶され、下位4ビツトにボ
ード内アドレス情報bdl−0〜bd16−3が記憶さ
れている。ROM20は、入力の6ビツトのアドレスで
指定された隘の入出力ボードに対応するバイトの記憶情
報を出力するもので、スロット選択情報sdl〜5d1
6はデコーダ21に送出され、ボード内アドレス情報b
dl−0〜bd16−3はボード内アドレスBAとして
アドレス線7に送出される。デコーダ21はスロット選
択情報sdl〜5d16をデコードして上述したスロッ
ト選択信号31〜S16を発生するものである。なお、
ROM20の容量を増してデコーダ21を省略しても良
い。また、ROM20をRAMに置き換え、後述するマ
イクロコンピュータから書込み可能としておけば、スロ
ット選択情報sdl〜5d16.ボード内アドレス情報
bd1−0〜bd16−3をシステム構成の変更に応じ
て書き換えることができるので好適である。
第3図は出力ボード10の実施例の要部ブロック図であ
り、30はアドレス線7のアドレスをデコードするデコ
ーダで、その出力はアンド回路311〜314に入力さ
れる。アンド回路31.〜314には、制御線9からの
書込みタイミング信号wtとスロット選択信号s1も入
力され、その出力は対応するランチ回路32.〜324
のランチタイミング信号となる。ラッチ回路32.〜3
24の入力には、データ線8からのデータが加えられて
おり、その出力はコネクタ33に送出される。データ線
8から8ビツトの並列データが送出される場合、ラッチ
回路321〜324の容量も8ビツトにしておくもので
あり、ランチされた8ビツトのデータは並列に取出され
てコネクタ33に出力される。上記コネクタ33には図
示しないリレー回路等が接続され、ラッチ回路のランチ
内容に応じた制御が行なわれる。なお、34はコネクタ
、35は基板である。
り、30はアドレス線7のアドレスをデコードするデコ
ーダで、その出力はアンド回路311〜314に入力さ
れる。アンド回路31.〜314には、制御線9からの
書込みタイミング信号wtとスロット選択信号s1も入
力され、その出力は対応するランチ回路32.〜324
のランチタイミング信号となる。ラッチ回路32.〜3
24の入力には、データ線8からのデータが加えられて
おり、その出力はコネクタ33に送出される。データ線
8から8ビツトの並列データが送出される場合、ラッチ
回路321〜324の容量も8ビツトにしておくもので
あり、ランチされた8ビツトのデータは並列に取出され
てコネクタ33に出力される。上記コネクタ33には図
示しないリレー回路等が接続され、ラッチ回路のランチ
内容に応じた制御が行なわれる。なお、34はコネクタ
、35は基板である。
第4図は入力ボード12の実施例の要部ブロック図であ
り、40はアドレス線7のアドレスをデコーダするデコ
ーダで、その出力はアンド回路411〜414に入力さ
れる。アンド回路411〜414には、制御線9からの
読出しタイミング信号rtとスロット選択信号s16も
入力され、その出力は対応するアンド回路421〜42
4のゲート信号となる。アンド回路42重〜424の他
の入力には、ラッチ回路431〜43.の出力が加えら
れており、その出力はコネクタ柘を介してデータ線8に
送出される。ランチ回路431〜434の入力はコネク
タ44に接続され、コネクタ44に工作機械等の被制御
機器からの接点情報等が入力される。なお、46は基板
である。
り、40はアドレス線7のアドレスをデコーダするデコ
ーダで、その出力はアンド回路411〜414に入力さ
れる。アンド回路411〜414には、制御線9からの
読出しタイミング信号rtとスロット選択信号s16も
入力され、その出力は対応するアンド回路421〜42
4のゲート信号となる。アンド回路42重〜424の他
の入力には、ラッチ回路431〜43.の出力が加えら
れており、その出力はコネクタ柘を介してデータ線8に
送出される。ランチ回路431〜434の入力はコネク
タ44に接続され、コネクタ44に工作機械等の被制御
機器からの接点情報等が入力される。なお、46は基板
である。
第5図は制御回路2の実施例の要部ブロック図であり、
第1図と同一符号は同一部分を示し、50は制御部、5
1は出力用のアドレスを発生するカウンタ、52は入力
用のアドレスを発生するカウンタ、郭はマルチプレクサ
である。カウンタ51はOから31までカウントすると
再び0になるカウントで出力ボード用のアドレスを発生
し、カウンタ52は32から63までカウントすると再
び32になるカウンタで入力ボード用のアドレスを発生
する。制御部50は、後述する主制御装置からシリアル
データ線を介して1バイトの出力データがパラレルシリ
アル変換器3に入力されると、入力完了の信号aを受け
てカウンタ51を+1カウントアツプすると共にマルチ
プレクサ53をカウンタ51側に切換え、且つ書込みタ
イミング信号wtを制御線9に出力する。
第1図と同一符号は同一部分を示し、50は制御部、5
1は出力用のアドレスを発生するカウンタ、52は入力
用のアドレスを発生するカウンタ、郭はマルチプレクサ
である。カウンタ51はOから31までカウントすると
再び0になるカウントで出力ボード用のアドレスを発生
し、カウンタ52は32から63までカウントすると再
び32になるカウンタで入力ボード用のアドレスを発生
する。制御部50は、後述する主制御装置からシリアル
データ線を介して1バイトの出力データがパラレルシリ
アル変換器3に入力されると、入力完了の信号aを受け
てカウンタ51を+1カウントアツプすると共にマルチ
プレクサ53をカウンタ51側に切換え、且つ書込みタ
イミング信号wtを制御線9に出力する。
また、パラレルシリアル変換器4のシリアル送出動作の
完了信号すを受けると、カウンタ52を+1カウントア
ツプすると共にマルチプレクサ53をカウンタ52側に
切換え、且つ読出しタイミング信号rtを制御線9に送
出し、所定のタイミングの後パラレルシリアル変換器4
にセット信号SETを送出する。従って、この信号rt
のタイミングで入力ボードのあるラッチ回路の情報がデ
ータ線8に送出され、これがパラレルシリアル変換器4
にセットされることになり、上述と同様の動作が繰返さ
れる。
完了信号すを受けると、カウンタ52を+1カウントア
ツプすると共にマルチプレクサ53をカウンタ52側に
切換え、且つ読出しタイミング信号rtを制御線9に送
出し、所定のタイミングの後パラレルシリアル変換器4
にセット信号SETを送出する。従って、この信号rt
のタイミングで入力ボードのあるラッチ回路の情報がデ
ータ線8に送出され、これがパラレルシリアル変換器4
にセットされることになり、上述と同様の動作が繰返さ
れる。
第6図は本発明のアドレス選択方式を実施するシステム
の概略構成を示すブロック図であり、第1図と同一符号
は同一部分を示し、60は主制御装置、61はマイクロ
コンピュータ、62はRAM、63はROM、64はア
ドレス線、65はデータ線、66は制御回路、67はパ
ラレルシリアル変換器、6Bはシリアルパラレル変換器
、69は制御線である。主制御装置60と入出力インク
フェイスブロック1とはシリアルデータ伝送系で接続さ
れている。これは、両者をシステム全体の接続数を簡素
化する為である。I10領域はRAM62に設定され、
例えば第7図に示すようにアドレス0100から013
Fまでの64バイトの領域が使用され、その各バイトが
入出力ボードの各ラッチ回路321〜434に割当てら
れる。
の概略構成を示すブロック図であり、第1図と同一符号
は同一部分を示し、60は主制御装置、61はマイクロ
コンピュータ、62はRAM、63はROM、64はア
ドレス線、65はデータ線、66は制御回路、67はパ
ラレルシリアル変換器、6Bはシリアルパラレル変換器
、69は制御線である。主制御装置60と入出力インク
フェイスブロック1とはシリアルデータ伝送系で接続さ
れている。これは、両者をシステム全体の接続数を簡素
化する為である。I10領域はRAM62に設定され、
例えば第7図に示すようにアドレス0100から013
Fまでの64バイトの領域が使用され、その各バイトが
入出力ボードの各ラッチ回路321〜434に割当てら
れる。
マイクロコンピュータ61はこのI10領域をアクセス
することにより入出力信号の処理を行なうものである。
することにより入出力信号の処理を行なうものである。
また、制御回路66はDMA方式によりI10領域を順
次アクセスし、I10領域中の出力信号を読出してパラ
レルシリアル変換器67に入力し、またシリアルパラレ
ル変換器68でパラレルに変換された入力信号をI10
領域に記憶する。
次アクセスし、I10領域中の出力信号を読出してパラ
レルシリアル変換器67に入力し、またシリアルパラレ
ル変換器68でパラレルに変換された入力信号をI10
領域に記憶する。
第8図は制御回路66の実施例のブロック図であり、8
0は制御部、81は入力用のアドレスをサイクリックに
発生するカウンタ、82は出力用□のアドレスをサイク
リックに発生するカウンタ、83はマルチプレクサ、8
4はカウンタ81,82のアドレスにRAM4のI10
領域の先頭アドレスを加算するアドレス変更回路である
。制御部80は、シリアルパラレル変換器67の変換終
了信号Cを受けると、マイクロコンピュータ61にバス
要求信号を送出し、使用許可を示すバス許可信号を受け
るとカウンタ82を+1カウントアツプすると共にマル
チプレクサ83をカウンタ82側に切換え、制御線69
にリード信号を送出し、所定時間後にパラレルシリアル
変換器67にセント信号SETを送出する。これにより
。
0は制御部、81は入力用のアドレスをサイクリックに
発生するカウンタ、82は出力用□のアドレスをサイク
リックに発生するカウンタ、83はマルチプレクサ、8
4はカウンタ81,82のアドレスにRAM4のI10
領域の先頭アドレスを加算するアドレス変更回路である
。制御部80は、シリアルパラレル変換器67の変換終
了信号Cを受けると、マイクロコンピュータ61にバス
要求信号を送出し、使用許可を示すバス許可信号を受け
るとカウンタ82を+1カウントアツプすると共にマル
チプレクサ83をカウンタ82側に切換え、制御線69
にリード信号を送出し、所定時間後にパラレルシリアル
変換器67にセント信号SETを送出する。これにより
。
I10領域の指定されたバイトの情報がパラレルシリア
ル変換167にセントされ、シリアルデータに変換され
て入出力インタフェイス部1に伝送される。そして、再
びパラレルシリアル変換器67から変換完了信号Cを受
けると上述の動作を繰返す。
ル変換167にセントされ、シリアルデータに変換され
て入出力インタフェイス部1に伝送される。そして、再
びパラレルシリアル変換器67から変換完了信号Cを受
けると上述の動作を繰返す。
また、シリアルパラレル変換器68にデータがセントさ
れ、セット完了信号dを受けると、マイクロコンピュー
タ61にバス要求信号を送出し、使用許可を示すバス許
可信号を受けるとカウンタ8】を+1カウントアツプす
ると共にマルチプレクサ83をカウンタ81側に切換え
、制御線69にライト信号を送出する。これによりシリ
アルパラレル変換器68でパラレルデータに変換された
入力信号がI10領域の指令されたバイトに書込まれる
。
れ、セット完了信号dを受けると、マイクロコンピュー
タ61にバス要求信号を送出し、使用許可を示すバス許
可信号を受けるとカウンタ8】を+1カウントアツプす
ると共にマルチプレクサ83をカウンタ81側に切換え
、制御線69にライト信号を送出する。これによりシリ
アルパラレル変換器68でパラレルデータに変換された
入力信号がI10領域の指令されたバイトに書込まれる
。
第9図は入出力インタフェイス部1の機械的構造を示す
概略構成図であり、バックパネル9oには制御回路66
とシリアルパラレル変換器3とパラレルシリアル変換器
4を搭載したボードを挿入する為のスロット91と、出
力ボードを挿入する為の例えば8個のスロット921〜
92Bと、入力ボードを挿入する為の例えば8個のスロ
ット93+と938が設けられており、バンクパネル9
0の内面には合溝に対応したコネクタ94が取付けられ
ている。各コネクタ94はコモンバス及びスロット選択
信号sl〜s16の伝送線と、スロットに挿入されるボ
ードに設けられたコネクタ34.45とを接続する為の
ものであり、これにより各ボードがコモンバス及びスロ
ット選択信号31〜s16の伝送線と接続される。
概略構成図であり、バックパネル9oには制御回路66
とシリアルパラレル変換器3とパラレルシリアル変換器
4を搭載したボードを挿入する為のスロット91と、出
力ボードを挿入する為の例えば8個のスロット921〜
92Bと、入力ボードを挿入する為の例えば8個のスロ
ット93+と938が設けられており、バンクパネル9
0の内面には合溝に対応したコネクタ94が取付けられ
ている。各コネクタ94はコモンバス及びスロット選択
信号sl〜s16の伝送線と、スロットに挿入されるボ
ードに設けられたコネクタ34.45とを接続する為の
ものであり、これにより各ボードがコモンバス及びスロ
ット選択信号31〜s16の伝送線と接続される。
いずれのスロット選択信号31〜s16がコネクタ64
に接続されるかは予め定められているものであり、アド
レス変換回路5のROM20の内容が予め定められてい
る場合、挿入するスロットの位置によって人、出力ボー
ドのアドレスが一義的に決定される。従って、従来のよ
うに各人、出力ボード上のハードウェアを変更すること
によりアドレス設定する必要はない。この為、例えばあ
る人、出力ボードが故障した為交換するときは、故障し
た人。
に接続されるかは予め定められているものであり、アド
レス変換回路5のROM20の内容が予め定められてい
る場合、挿入するスロットの位置によって人、出力ボー
ドのアドレスが一義的に決定される。従って、従来のよ
うに各人、出力ボード上のハードウェアを変更すること
によりアドレス設定する必要はない。この為、例えばあ
る人、出力ボードが故障した為交換するときは、故障し
た人。
出力ボードを抜き取り、そのスロットに新しい入出力ボ
ードを挿入するだけで済むことになり、保守が極めて容
易になるものである。
ードを挿入するだけで済むことになり、保守が極めて容
易になるものである。
なお、以上の実施例では、各人、出力ボードに4アドレ
スを割当てたが、任意のアドレスを割当てることができ
るものである。例えば、幾つかの出力ボードは4アドレ
ス用とし、他の幾つかの出力ボードは3アドレス用とす
るように、アドレス数の異なる人、出力ボードを混在さ
せてシステムを構成する場合、4アドレス用の人、出力
ボードは全て同一構成で済み、3アドレス用の人、出力
ボードも全て同一構成とすることができ、アドレス変換
器1i85のROM20の内容を書換えることにより容
易に対処することが可能である。
スを割当てたが、任意のアドレスを割当てることができ
るものである。例えば、幾つかの出力ボードは4アドレ
ス用とし、他の幾つかの出力ボードは3アドレス用とす
るように、アドレス数の異なる人、出力ボードを混在さ
せてシステムを構成する場合、4アドレス用の人、出力
ボードは全て同一構成で済み、3アドレス用の人、出力
ボードも全て同一構成とすることができ、アドレス変換
器1i85のROM20の内容を書換えることにより容
易に対処することが可能である。
発明の詳細
な説明したように、本発明は、マイクロコンピュータと
RAM等を含む主制御装置と人出カインタフェイス部と
がシリアルデータ伝送系で接続サレ、前記入出力インク
フェイス部のコモンバスに接続された複数個の人、出力
ボード内の任意のアドレスを選択する入出力ボードのア
ドレス選択方式において、前記入出力インクフェイス部
の制御回路から出力される前記入出力ボードをアクセス
する為のアドレスからスロット選択信号とボード内アド
レスとを発生するプログラマブルなアドレス変換回路を
設け、該アドレス変換回路のスロット選択信号により前
記複数個の人、出力ボードの中から一つの人、出力ボー
ドを選択し、該選択された人、出力ボード内の−っのア
ドレスを前記アドレス変換回路から前記コモンバスに出
力されたボード内アドレスにより選択するようにしたも
のであり、自ボードが選択されたが否かは前記スロット
選択信号で判別できるから、コモンバスに送出する前記
ボード内アドレスを各人、出力ボード間で重蝮した内容
とすることができ、従って、各人、出力ボード内に設け
られる前記ボード内アドレスをデコードするデコーダの
構成を同一にすることができるから、従来要した各人、
出力ボード上でのアドレス設定を省略でき、保守性が向
上するものである。また、システム構成に応じてアドレ
ス変換回路の変換内容を定義することによって、アドレ
ス数の異なる人、出力ボードが混在する場合であっても
マイクロプロセッサのアドレス空間を有効に使用するこ
とができる利点がある。
RAM等を含む主制御装置と人出カインタフェイス部と
がシリアルデータ伝送系で接続サレ、前記入出力インク
フェイス部のコモンバスに接続された複数個の人、出力
ボード内の任意のアドレスを選択する入出力ボードのア
ドレス選択方式において、前記入出力インクフェイス部
の制御回路から出力される前記入出力ボードをアクセス
する為のアドレスからスロット選択信号とボード内アド
レスとを発生するプログラマブルなアドレス変換回路を
設け、該アドレス変換回路のスロット選択信号により前
記複数個の人、出力ボードの中から一つの人、出力ボー
ドを選択し、該選択された人、出力ボード内の−っのア
ドレスを前記アドレス変換回路から前記コモンバスに出
力されたボード内アドレスにより選択するようにしたも
のであり、自ボードが選択されたが否かは前記スロット
選択信号で判別できるから、コモンバスに送出する前記
ボード内アドレスを各人、出力ボード間で重蝮した内容
とすることができ、従って、各人、出力ボード内に設け
られる前記ボード内アドレスをデコードするデコーダの
構成を同一にすることができるから、従来要した各人、
出力ボード上でのアドレス設定を省略でき、保守性が向
上するものである。また、システム構成に応じてアドレ
ス変換回路の変換内容を定義することによって、アドレ
ス数の異なる人、出力ボードが混在する場合であっても
マイクロプロセッサのアドレス空間を有効に使用するこ
とができる利点がある。
第1図は本発明の実施例の要部ブロック図、第2図はア
ドレス変換回路5の実施例の要部ブロック図、第3図は
出力ボード10の実施例の要部ブロック図、第4図は入
力ボード12の実施例の要部ブロック図、第5図は制御
回路2の実施例のブロック図、第6図は本発明のアドレ
ス選択方式を実施するシステムの概略構成を示すブロッ
ク図、第7図はマイクロプロセッサのアドレス空間の説
明図、第8図は制御回路66の実施例のブロック図、第
9図は入出力インクフェイス部の機械的構造を示す図で
ある。 1は入出力インタフェイス部、3.68はシリアルハラ
レル変mB、4.67はパラレルシリアル変換器、5は
アドレス変換回路、6はコモンバス、10、11は出力
ボード、12は入力ボード、60は主制御装置s1〜s
16はスロット選択信号、B^はボード内アドレスであ
る。 特許出願人ファナソク株式会社 代理人弁理士玉蟲久五部外2名 第 7 図 箭 9 図
ドレス変換回路5の実施例の要部ブロック図、第3図は
出力ボード10の実施例の要部ブロック図、第4図は入
力ボード12の実施例の要部ブロック図、第5図は制御
回路2の実施例のブロック図、第6図は本発明のアドレ
ス選択方式を実施するシステムの概略構成を示すブロッ
ク図、第7図はマイクロプロセッサのアドレス空間の説
明図、第8図は制御回路66の実施例のブロック図、第
9図は入出力インクフェイス部の機械的構造を示す図で
ある。 1は入出力インタフェイス部、3.68はシリアルハラ
レル変mB、4.67はパラレルシリアル変換器、5は
アドレス変換回路、6はコモンバス、10、11は出力
ボード、12は入力ボード、60は主制御装置s1〜s
16はスロット選択信号、B^はボード内アドレスであ
る。 特許出願人ファナソク株式会社 代理人弁理士玉蟲久五部外2名 第 7 図 箭 9 図
Claims (1)
- マイクロコンピュータとRAM等を含む主制御装置と入
出力インタフェイス部とがシリアルデータ伝送系で接続
され、前記入出力インタフェイス部のコモンバスに接続
された複数個の人、出力ボード内の任意のアドレスを選
択する入出力ボードのアドレス選択方式において、前記
入出力インタフェイス部の制御回路から出力される前記
入出力ボードをアクセスする為のアドレスからスロット
選択信号とボード内アドレスとを発生するプログラマブ
ルなアドレス変換回路を設け、該アドレス変換回路のス
ロット選択信号により前記複数個の人、出力ボードの中
から一つの人、出力ボードを選択し、該選択された人、
出力ボード内の一つのアドレスを前記アドレス変換回路
から前記コモンバスに出力されたボード内アドレスによ
り選択することを特徴とする入出力ボードのアドレス選
択方式。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59060215A JPS60204052A (ja) | 1984-03-28 | 1984-03-28 | 入出力ボ−ドのアドレス選択方式 |
US06/804,651 US4755934A (en) | 1984-03-28 | 1985-03-15 | System for selecting an address in an input/output board |
EP85901562A EP0177616B1 (en) | 1984-03-28 | 1985-03-15 | System for selecting address in input/output board |
PCT/JP1985/000133 WO1985004501A1 (en) | 1984-03-28 | 1985-03-15 | Method of selecting address in input/output board |
DE8585901562T DE3575214D1 (de) | 1984-03-28 | 1985-03-15 | Adressauswahlsystem in eingabe/ausgabeplatte. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59060215A JPS60204052A (ja) | 1984-03-28 | 1984-03-28 | 入出力ボ−ドのアドレス選択方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60204052A true JPS60204052A (ja) | 1985-10-15 |
Family
ID=13135714
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59060215A Pending JPS60204052A (ja) | 1984-03-28 | 1984-03-28 | 入出力ボ−ドのアドレス選択方式 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4755934A (ja) |
EP (1) | EP0177616B1 (ja) |
JP (1) | JPS60204052A (ja) |
DE (1) | DE3575214D1 (ja) |
WO (1) | WO1985004501A1 (ja) |
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JPH06175962A (ja) * | 1992-12-07 | 1994-06-24 | Yokogawa Electric Corp | ビルディングブロック形電子機器 |
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1984
- 1984-03-28 JP JP59060215A patent/JPS60204052A/ja active Pending
-
1985
- 1985-03-15 EP EP85901562A patent/EP0177616B1/en not_active Expired
- 1985-03-15 DE DE8585901562T patent/DE3575214D1/de not_active Expired - Lifetime
- 1985-03-15 WO PCT/JP1985/000133 patent/WO1985004501A1/ja active IP Right Grant
- 1985-03-15 US US06/804,651 patent/US4755934A/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
DE3575214D1 (de) | 1990-02-08 |
EP0177616A1 (en) | 1986-04-16 |
EP0177616A4 (en) | 1986-11-05 |
WO1985004501A1 (en) | 1985-10-10 |
EP0177616B1 (en) | 1990-01-03 |
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