JPS60204052A - 入出力ボ−ドのアドレス選択方式 - Google Patents

入出力ボ−ドのアドレス選択方式

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JPS60204052A
JPS60204052A JP59060215A JP6021584A JPS60204052A JP S60204052 A JPS60204052 A JP S60204052A JP 59060215 A JP59060215 A JP 59060215A JP 6021584 A JP6021584 A JP 6021584A JP S60204052 A JPS60204052 A JP S60204052A
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JP
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output
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output board
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JP59060215A
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Michiya Inoue
道也 井上
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Fanuc Corp
Original Assignee
Fanuc Corp
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0653—Configuration or reconfiguration with centralised address assignment

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)
  • Programmable Controllers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明はマイクロコンピュータとＲＡＭ等を含む主制御
装置と入出力インタフェイス部とがシリアルデータ伝送
系で接続され、前記入出力インクフェイス部のコモンバ
スに接続された複数個の人。
出力ボード内の任意のアドレスを選択する入出力ボード
のアドレス選択方式に関するものである。
従来技術と問題点 数値制御装置等の制御機器においては、工作機械等の被
制御機器をコントロールする為のオン。
オフ信号等の出力信号や、被制御機器の各種状態を示す
オン、オフ信号等の入力信号は、入出力インタフェイス
部のコモンバスに接続された複数の入力ボード、出力ボ
ードを介して行なわれる。この場合、データ伝送の相手
先の指定は、アドレス線を通じてコード化された相手先
のアドレスを送部ことによって行なわれ、コモンバスに
接続された各ボードは、各々アドレス線の状態を監視し
、アドレス線の状態が自分固有のアドレスと一致した時
に自分がデータ伝送の相手先として選択されたことを認
識する。この為、各入出力ボードには固有のアドレスを
割当てる必要があるが、一方、数値制御装置等において
は、同種類の人、出力ボードを複数枚使用することがあ
り、この結果、各ボードの固有アドレスを可変にしてお
く必要が生じる。一般にこれは、各ボード毎のハードウ
ェア上の設定によって実現されている。従って、同種類
のボードでありながら、ボードを装着する際には各々に
アドレス設定を行なう必要があり、この設定が保守上の
障害となっていた。
発明の目的 本発明はこのような従来の欠点を改善したものであり、
その目的は、各ボードのアドレス設定を不要とし、保守
性を向上させることにある。
発明の実施例 第１図は本発明の実施例の要部ブロック図であり、入出
力インタフェイス部１の構成を示す。同図において、２
は制御回路、３はシリアルインパラレルアウトレジスタ
等のシリアルパラレル変換器、４はパラレルインシリア
ルアウトレジスタ等のパラレルシリアル変換器、５はア
ドレス変換回路、６はコモンバスで、これはアドレス線
７．データ線８．制御線９から成る。また、１０は隘１
の出力ボード、１１は磁２の出力ボード、１２はｌ１ｋ
Ｌ８の入力ボードであり、出力ボード、入力ボードとも
８個あり、各ボードは合計３２個の入出力点数を有する
。制御回路２からはアドレスと書込み読出し用のタイミ
ングが出力され、アドレスはアドレス変換回路５に、タ
イミングは制御線９に出力される。またシリアルパラレ
ル変換器３のシリアル出力はデータ線８に出力され、パ
ラレルシリアル変換器４の入力はデータ線８に接続され
る。アドレス変換回路５は、制御回路２から出力された
アドレスをデコードして、スロット選択信号８１〜８１
６とボード内アドレスＢＡとを発生し、ボード内アドレ
スＢＡはアドレス線９に送出し、スロット選択信号８１
〜８１６は対応する嵐の入出力ボード１０〜１２に送出
する。即ちスロット選択信号Ｓ１を阻１の出力ボードｌ
Ｏに送出し、スロット選択信号Ｓ２をＮ［Ｌ２の出力ボ
ード１１に送出し、スロット選択信号ｓ１６をＮａ１６
の入力ボード１２に送出し、スロット選択信号３３〜５
１５（図示せず）を図示しない残りの１３個の人、出力
ボードに送出する。また、入出力ボード１０〜１３には
、後述するようにアドレスデコーダ、各種ゲート回路、
ラッチ回路等が搭載され、アドレス線７．データ線８．
制御線９に接続されると共に、スロット選択信号８１〜
３１６が伝送線により入力される。
第２図はアドレス変換回路５の実施例の要部ブロック図
である。制御回路２から送出される６ビツトのアドレス
はＲＯＭ２０に入力される。ＲＯＭ２０は、各入出力ボ
ード１０〜１２に１対１で対応した合計６４バイトの記
憶領域を有し、各バイトの上位４ビ・７トにスロット選
択情報ｓｄｌ〜５ｄ１６が記憶され、下位４ビツトにボ
ード内アドレス情報ｂｄｌ−０〜ｂｄ１６−３が記憶さ
れている。ＲＯＭ２０は、入力の６ビツトのアドレスで
指定された隘の入出力ボードに対応するバイトの記憶情
報を出力するもので、スロット選択情報ｓｄｌ〜５ｄ１
６はデコーダ２１に送出され、ボード内アドレス情報ｂ
ｄｌ−０〜ｂｄ１６−３はボード内アドレスＢＡとして
アドレス線７に送出される。デコーダ２１はスロット選
択情報ｓｄｌ〜５ｄ１６をデコードして上述したスロッ
ト選択信号３１〜Ｓ１６を発生するものである。なお、
ＲＯＭ２０の容量を増してデコーダ２１を省略しても良
い。また、ＲＯＭ２０をＲＡＭに置き換え、後述するマ
イクロコンピュータから書込み可能としておけば、スロ
ット選択情報ｓｄｌ〜５ｄ１６．ボード内アドレス情報
ｂｄ１−０〜ｂｄ１６−３をシステム構成の変更に応じ
て書き換えることができるので好適である。
第３図は出力ボード１０の実施例の要部ブロック図であ
り、３０はアドレス線７のアドレスをデコードするデコ
ーダで、その出力はアンド回路３１１〜３１４に入力さ
れる。アンド回路３１．〜３１４には、制御線９からの
書込みタイミング信号ｗｔとスロット選択信号ｓ１も入
力され、その出力は対応するランチ回路３２．〜３２４
のランチタイミング信号となる。ラッチ回路３２．〜３
２４の入力には、データ線８からのデータが加えられて
おり、その出力はコネクタ３３に送出される。データ線
８から８ビツトの並列データが送出される場合、ラッチ
回路３２１〜３２４の容量も８ビツトにしておくもので
あり、ランチされた８ビツトのデータは並列に取出され
てコネクタ３３に出力される。上記コネクタ３３には図
示しないリレー回路等が接続され、ラッチ回路のランチ
内容に応じた制御が行なわれる。なお、３４はコネクタ
、３５は基板である。
第４図は入力ボード１２の実施例の要部ブロック図であ
り、４０はアドレス線７のアドレスをデコーダするデコ
ーダで、その出力はアンド回路４１１〜４１４に入力さ
れる。アンド回路４１１〜４１４には、制御線９からの
読出しタイミング信号ｒｔとスロット選択信号ｓ１６も
入力され、その出力は対応するアンド回路４２１〜４２
４のゲート信号となる。アンド回路４２重〜４２４の他
の入力には、ラッチ回路４３１〜４３．の出力が加えら
れており、その出力はコネクタ柘を介してデータ線８に
送出される。ランチ回路４３１〜４３４の入力はコネク
タ４４に接続され、コネクタ４４に工作機械等の被制御
機器からの接点情報等が入力される。なお、４６は基板
である。
第５図は制御回路２の実施例の要部ブロック図であり、
第１図と同一符号は同一部分を示し、５０は制御部、５
１は出力用のアドレスを発生するカウンタ、５２は入力
用のアドレスを発生するカウンタ、郭はマルチプレクサ
である。カウンタ５１はＯから３１までカウントすると
再び０になるカウントで出力ボード用のアドレスを発生
し、カウンタ５２は３２から６３までカウントすると再
び３２になるカウンタで入力ボード用のアドレスを発生
する。制御部５０は、後述する主制御装置からシリアル
データ線を介して１バイトの出力データがパラレルシリ
アル変換器３に入力されると、入力完了の信号ａを受け
てカウンタ５１を＋１カウントアツプすると共にマルチ
プレクサ５３をカウンタ５１側に切換え、且つ書込みタ
イミング信号ｗｔを制御線９に出力する。
また、パラレルシリアル変換器４のシリアル送出動作の
完了信号すを受けると、カウンタ５２を＋１カウントア
ツプすると共にマルチプレクサ５３をカウンタ５２側に
切換え、且つ読出しタイミング信号ｒｔを制御線９に送
出し、所定のタイミングの後パラレルシリアル変換器４
にセット信号ＳＥＴを送出する。従って、この信号ｒｔ
のタイミングで入力ボードのあるラッチ回路の情報がデ
ータ線８に送出され、これがパラレルシリアル変換器４
にセットされることになり、上述と同様の動作が繰返さ
れる。
第６図は本発明のアドレス選択方式を実施するシステム
の概略構成を示すブロック図であり、第１図と同一符号
は同一部分を示し、６０は主制御装置、６１はマイクロ
コンピュータ、６２はＲＡＭ、６３はＲＯＭ、６４はア
ドレス線、６５はデータ線、６６は制御回路、６７はパ
ラレルシリアル変換器、６Ｂはシリアルパラレル変換器
、６９は制御線である。主制御装置６０と入出力インク
フェイスブロック１とはシリアルデータ伝送系で接続さ
れている。これは、両者をシステム全体の接続数を簡素
化する為である。Ｉ１０領域はＲＡＭ６２に設定され、
例えば第７図に示すようにアドレス０１００から０１３
Ｆまでの６４バイトの領域が使用され、その各バイトが
入出力ボードの各ラッチ回路３２１〜４３４に割当てら
れる。
マイクロコンピュータ６１はこのＩ１０領域をアクセス
することにより入出力信号の処理を行なうものである。
また、制御回路６６はＤＭＡ方式によりＩ１０領域を順
次アクセスし、Ｉ１０領域中の出力信号を読出してパラ
レルシリアル変換器６７に入力し、またシリアルパラレ
ル変換器６８でパラレルに変換された入力信号をＩ１０
領域に記憶する。
第８図は制御回路６６の実施例のブロック図であり、８
０は制御部、８１は入力用のアドレスをサイクリックに
発生するカウンタ、８２は出力用□のアドレスをサイク
リックに発生するカウンタ、８３はマルチプレクサ、８
４はカウンタ８１，８２のアドレスにＲＡＭ４のＩ１０
領域の先頭アドレスを加算するアドレス変更回路である
。制御部８０は、シリアルパラレル変換器６７の変換終
了信号Ｃを受けると、マイクロコンピュータ６１にバス
要求信号を送出し、使用許可を示すバス許可信号を受け
るとカウンタ８２を＋１カウントアツプすると共にマル
チプレクサ８３をカウンタ８２側に切換え、制御線６９
にリード信号を送出し、所定時間後にパラレルシリアル
変換器６７にセント信号ＳＥＴを送出する。これにより
。
Ｉ１０領域の指定されたバイトの情報がパラレルシリア
ル変換１６７にセントされ、シリアルデータに変換され
て入出力インタフェイス部１に伝送される。そして、再
びパラレルシリアル変換器６７から変換完了信号Ｃを受
けると上述の動作を繰返す。
また、シリアルパラレル変換器６８にデータがセントさ
れ、セット完了信号ｄを受けると、マイクロコンピュー
タ６１にバス要求信号を送出し、使用許可を示すバス許
可信号を受けるとカウンタ８】を＋１カウントアツプす
ると共にマルチプレクサ８３をカウンタ８１側に切換え
、制御線６９にライト信号を送出する。これによりシリ
アルパラレル変換器６８でパラレルデータに変換された
入力信号がＩ１０領域の指令されたバイトに書込まれる
。
第９図は入出力インタフェイス部１の機械的構造を示す
概略構成図であり、バックパネル９ｏには制御回路６６
とシリアルパラレル変換器３とパラレルシリアル変換器
４を搭載したボードを挿入する為のスロット９１と、出
力ボードを挿入する為の例えば８個のスロット９２１〜
９２Ｂと、入力ボードを挿入する為の例えば８個のスロ
ット９３＋と９３８が設けられており、バンクパネル９
０の内面には合溝に対応したコネクタ９４が取付けられ
ている。各コネクタ９４はコモンバス及びスロット選択
信号ｓｌ〜ｓ１６の伝送線と、スロットに挿入されるボ
ードに設けられたコネクタ３４．４５とを接続する為の
ものであり、これにより各ボードがコモンバス及びスロ
ット選択信号３１〜ｓ１６の伝送線と接続される。
いずれのスロット選択信号３１〜ｓ１６がコネクタ６４
に接続されるかは予め定められているものであり、アド
レス変換回路５のＲＯＭ２０の内容が予め定められてい
る場合、挿入するスロットの位置によって人、出力ボー
ドのアドレスが一義的に決定される。従って、従来のよ
うに各人、出力ボード上のハードウェアを変更すること
によりアドレス設定する必要はない。この為、例えばあ
る人、出力ボードが故障した為交換するときは、故障し
た人。
出力ボードを抜き取り、そのスロットに新しい入出力ボ
ードを挿入するだけで済むことになり、保守が極めて容
易になるものである。
なお、以上の実施例では、各人、出力ボードに４アドレ
スを割当てたが、任意のアドレスを割当てることができ
るものである。例えば、幾つかの出力ボードは４アドレ
ス用とし、他の幾つかの出力ボードは３アドレス用とす
るように、アドレス数の異なる人、出力ボードを混在さ
せてシステムを構成する場合、４アドレス用の人、出力
ボードは全て同一構成で済み、３アドレス用の人、出力
ボードも全て同一構成とすることができ、アドレス変換
器１ｉ８５のＲＯＭ２０の内容を書換えることにより容
易に対処することが可能である。
発明の詳細 な説明したように、本発明は、マイクロコンピュータと
ＲＡＭ等を含む主制御装置と人出カインタフェイス部と
がシリアルデータ伝送系で接続サレ、前記入出力インク
フェイス部のコモンバスに接続された複数個の人、出力
ボード内の任意のアドレスを選択する入出力ボードのア
ドレス選択方式において、前記入出力インクフェイス部
の制御回路から出力される前記入出力ボードをアクセス
する為のアドレスからスロット選択信号とボード内アド
レスとを発生するプログラマブルなアドレス変換回路を
設け、該アドレス変換回路のスロット選択信号により前
記複数個の人、出力ボードの中から一つの人、出力ボー
ドを選択し、該選択された人、出力ボード内の−っのア
ドレスを前記アドレス変換回路から前記コモンバスに出
力されたボード内アドレスにより選択するようにしたも
のであり、自ボードが選択されたが否かは前記スロット
選択信号で判別できるから、コモンバスに送出する前記
ボード内アドレスを各人、出力ボード間で重蝮した内容
とすることができ、従って、各人、出力ボード内に設け
られる前記ボード内アドレスをデコードするデコーダの
構成を同一にすることができるから、従来要した各人、
出力ボード上でのアドレス設定を省略でき、保守性が向
上するものである。また、システム構成に応じてアドレ
ス変換回路の変換内容を定義することによって、アドレ
ス数の異なる人、出力ボードが混在する場合であっても
マイクロプロセッサのアドレス空間を有効に使用するこ
とができる利点がある。
【図面の簡単な説明】
第１図は本発明の実施例の要部ブロック図、第２図はア
ドレス変換回路５の実施例の要部ブロック図、第３図は
出力ボード１０の実施例の要部ブロック図、第４図は入
力ボード１２の実施例の要部ブロック図、第５図は制御
回路２の実施例のブロック図、第６図は本発明のアドレ
ス選択方式を実施するシステムの概略構成を示すブロッ
ク図、第７図はマイクロプロセッサのアドレス空間の説
明図、第８図は制御回路６６の実施例のブロック図、第
９図は入出力インクフェイス部の機械的構造を示す図で
ある。 １は入出力インタフェイス部、３．６８はシリアルハラ
レル変ｍＢ、４．６７はパラレルシリアル変換器、５は
アドレス変換回路、６はコモンバス、１０、１１は出力
ボード、１２は入力ボード、６０は主制御装置ｓ１〜ｓ
１６はスロット選択信号、Ｂ＾はボード内アドレスであ
る。 特許出願人ファナソク株式会社 代理人弁理士玉蟲久五部外２名 第　７　図 箭　９　図

Claims (1)

    【特許請求の範囲】
  1. マイクロコンピュータとＲＡＭ等を含む主制御装置と入
    出力インタフェイス部とがシリアルデータ伝送系で接続
    され、前記入出力インタフェイス部のコモンバスに接続
    された複数個の人、出力ボード内の任意のアドレスを選
    択する入出力ボードのアドレス選択方式において、前記
    入出力インタフェイス部の制御回路から出力される前記
    入出力ボードをアクセスする為のアドレスからスロット
    選択信号とボード内アドレスとを発生するプログラマブ
    ルなアドレス変換回路を設け、該アドレス変換回路のス
    ロット選択信号により前記複数個の人、出力ボードの中
    から一つの人、出力ボードを選択し、該選択された人、
    出力ボード内の一つのアドレスを前記アドレス変換回路
    から前記コモンバスに出力されたボード内アドレスによ
    り選択することを特徴とする入出力ボードのアドレス選
    択方式。
JP59060215A 1984-03-28 1984-03-28 入出力ボ−ドのアドレス選択方式 Pending JPS60204052A (ja)

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