JPS60200301A - 半導体製造プロセス制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は歩留の向上、制御精度の向上および処理プロセ
スの自動化を図った半導体製造プロセス制御システムに
関するものである。

〔背景技術〕

ＩＣ，ＬＳＩ、ＶＬＳＩ等の半導体装置は、半導体基板
上にトランジスタ、ダイオード、抵抗、コンデンサ等の
各種素子と、回路を構成するための配線を組合せてシス
テム化したものである。このため、各種素子や回路の一
部に・でも不良や規格外れが存在すると半導体装置全体
が不良となる。

この不良発生の確率は各種素子や配線その他の不良発生
の確率の積として表われる。

半導体装置の集積度の向上により加工精度が限界に近づ
いている。パターンの最小幅は１，５μｍからサブミク
ロンへと微細化されつつあるため、不良の発生も多くな
り易い。この不良の発生を抑制して半導体装置の製造歩
留りを向上するには、したがって、半導体装置の製造プ
ロセスの各処理工程を高精度に制御する必要があり、が
つ処理工程の高能率化、安定化を図るためには処理工程
の制御の自動化を図ることが好ましい。

しかしながら、現在の半導体装置製造プロセスにおいて
はこの要求が満されておらず、歩留向上の障害となって
いる。例えば各処理工程の制御は殆んどオープン制御と
なっている。しかも各処理工程後の検査で得られるデー
タに基づいてバッチ（ロフト）単位での制御を人為的な
制御で行なっている。各処理工程制御に人為的ファクタ
が介在し処理の不安定化、低効率化の問題が生じる。ま
た、各処理工程間を考慮した状態での最適化制御が困難
であり、制御の高精度化を図ることが難かしいという問
題が生じている。

〔発明の目的〕

本発明の目的は半導体装置製造プロセスの各処理工程（
プロセス）の制御の自動化を図って製造効率の向上を図
りかつ処理の均一化を図ることにある。

本発明の他の目的は、各処理（工程）プロセス間の相互
の影響を考慮した最適化制御を行なって制御精度の向上
および制御の安定化を図ることにある。

本発明の他の目的は、前記最適化制御を行うことによっ
て半導体装置の製造歩留りを向上できる半導体装置の製
造プロセス制御システムを提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面がらあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を匍単に説明すれば、下記のとおりである。

すなわち、半導体装置製造プロセスの各処理工程（プロ
セス）と測定工程（プロセス）とを組合せて一連の製造
プロセスを構成する。各処理工程（プロセス）を測定工
程（プロセス）で得たデータによって適応制御またはフ
ィードフォワード（Ｆ、Ｆ　）制御によって制御する。

かつ各処理工程（プロセス）を設定値制御によって、前
記測定工程（プロセス）のデータや設計値に基づいてそ
の前、後の処理工程（プロセス）の処理条件を制御し得
るよう構成する。これにより、製造プロセスの制御の自
動化を可能にすると共に各処理工程（プロセス）相互間
での最適化制御を可能にする。

したがって、制御の高精度化、およびこれＫよる製造歩
留りの向上を達成できる。

〔実施例〕

第１図（Ａｌ〜ＩｃＩは本発明のシステムの主要な制御
である［適応制御Ｊ　ｒＦ、Ｆ制御（Ｆｅｅｄ　Ｆｏｒ
ｗａｒｄＣｏｎｔｒｏｌ　）Ｊ　ｒ設定値制御」の基本
構成図である。

先ずこれらを説明する。

「適応制御」は、第１図囚のように、−の処理工程又は
プロセス（以下、単位処理部という）１をその後の工程
に設けた測定又は検査工程又はプロセス（以下、単に測
定部という）２で得たデータをもとに制御部３によって
制御する。制御部３には外部から設定された目標値と測
定部２からの信号が入力される。制御部３は処理部１に
対して信号を出力する。

この制御によれば、例えば、ウェーハ等の被処理物の処
理プロセスを次のように制御する。ｉ枚目のウェーハま
たはｉ回目のバッチを処理部１で処理した後にこれを測
定部２で測定する。その結果得たデータをｉ回目の信号
Ｔｉとして制御部３に入力する。制御部３では信号Ｔｉ
と外部から設定された目標値（外部設定値）Ｍとを比較
し、両者の差をめる。この差にもとづいて制御信号５ｉ
ｎ１を処理部１に出力してｉｌ１枚目のウェーハまたは
ｉ＋＞回目のバッチの処理を行なう−これにより最適な
制御（および制御の自動化）を可能にする。

ｒ　Ｆ、Ｆ制御」は、第１図Ｂ）のように、−の処理ヲ
ー４を、前の工程罠設けた測定部５で得たデータをもと
に制御部６によって制御する。制御部６には測定部５か
らの信号が入力され、制御部６は処狸≠＝＊≠部４“に
信号を出力する。

この制御によれば、ｉ枚目のウェーハまたはｉ回目のバ
ッチのウェーハに対する前の工程での処理結果は測定部
５からのｉ回目の信号Ｔ１として制御部６に入力される
。信号Ｔｉと制御部６に与えられた外部から設定された
目標値ＭＫ基づいてｉ回目の制御信号Ｓｉを処理部４に
出力する。測定部５から処理部４に移送されてきたｉ枚
目のウェーハまたはｉ回目のバッチのウェーッ１を信号
Ｓｉにもとづいて処理する。

これにより最適な制御を行なうこ、とができる。

「設定値制御」は、第１図（０のようＫ、処理部７を制
御部８によって制御する。制御部８には設計値信号等が
入力される。制御部８内では、シミュレート用のコンピ
ュータによって、ウェーッ・Ｋ対する材料、雰囲気、温
度等の変化に対応して変更すべき処理条件或いは目標処
理条件をシミュレートする。

この制御によれば、設計値や補正された設計値等の設定
値信号ＤＫ基づいて、制御部８内でシミュレートを行な
う。つまり、設計値や補正された設計値りに対応する処
理プロセス７における処理の目標値Ｍ８を算出する。目
標値信号Ｍ８は制御部８から処理部７に入力され、信号
ＭＳにより処理部７を制御する。

第２図は以上の３つの制御をＭＯ８型電界効果トランジ
スタ（ＭＯＳＦＥＴ）からなる半導体装置の製造プロセ
スに適用した実施例の制御システムを示す図である。

第２図の制御システム図と、第３図へ〜Ｈとを対応して
、簡単にＭＯＳＦＥＴの製造プロセスの一部を以下に示
す。

石英管を反応炉５１とし熱処理によってウェーハのＰ型
シリコン半導体基板１０１表面上にゲート酸化膜１０２
を形成するゲート酸化部１１が設けられている。この直
後にゲート酸化膜１０２の厚さＴ。Ｘを測定する酸化膜
厚測定部１２が設けられている（第３図囚）。

次いで、ゲート酸化膜１０２を通して基板１０１上にボ
ロン（ｔ３＋等の不純物をイオン打込みしてしきい値電
圧Ｖｔｈの調整を行なうイオン打込み装置からなるイオ
ン打込み部１３が設けられている（第３図（Ｂｌ）。

その次に、ＣＶＤ装置やその他の成膜装置により基板１
０１上にポリシリコン膜１０３をテポジションするポリ
シリコン成膜部１４が設けられている（第３図ｔｃＩ　
）。

このポリシリコン膜１０３上にスピンナ５２等を使用し
てレジスト膜１０５を塗布形成する塗布部１５が設けら
れている。その直後にレジスト膜１０５の膜厚ＴＲを測
定するレジスト膜厚測定部１６を有する（第３図０）ｌ
）。

これに次いで、ステップアンドリピートカメラ等の露光
機５３によりホトマスクのパターンを縮小転写する露光
部１７および基板１０１を回転させながら現像液を滴下
させる現像機５４を有する現像部１８により、ゲートマ
スク１０６を形成する。その直後にバターニングされた
チャネル長を規定スるゲートマスク１０６のパターン幅
ＬＲを測定するゲートマスク幅測定部１９が設けられて
いる（第３図旧１．旧）。

次に、プラズマエツチング装置のようなエツチング装置
５５を使用し、前記ゲートマスク１０６をマスクとして
ポリシリコン膜１０４をパターニングするエツチング部
２０が設けられている。その後にエツチング形成された
ポリシリコン膜、即ちゲート電極１０７のチャネル長を
決定するゲート長り。を測定するゲート測定部２１が設
けられている（第３図０）。

以下、詳細を省略するが、ソース・ドレイン領域１０８
を形成するイオン打込み部、層間絶縁膜１０９を形成す
る処理部およびコンタクトホール形成やアルミ配線１１
０を形成する処理部等を含む処理部２２を経て、第３図
ＨのＭＯＳＦＥＴを完成する。

ウェーハの状態での処理を終えた後、クエーハ若しくは
チップの検査装置５６によりウェーハ又はチップ単位で
の特性、例えばＶｔｈを測定、検査するＷ／Ｐ測定部２
３が設けられている。

更に、半導体装置として完成した後、最終特性、例えば
アクセス時間ＴＡＣＣつ等を検査する最終測定部２４が
設けられている。

本例では所要の特性のウェーハ、チップを得るために前
述した各処理部では、次の処理条件の制御を行なってい
る。

ゲート酸化部１１では酸化時間Ｔ１ヤや場合によって酸
化温度ＴＦ、ＭＰ（本例では除く）を制御して前記ゲー
ト酸化膜１０２の膜厚Ｔ。Ｘを調整する。

また、イオン打込み部１３ではドーズ量ＮＴＤを制御す
る。これはしきい値電圧■ｔｈ制御の一要素となる。更
に、塗布部１５では回転数Ｒを制御してレジスト膜厚Ｔ
Ｒを調整する。一方、露光部１７において露光条件の一
つである露光時間ＴＦ、ｘＰ　を制御し、現像部１８に
おいて現像時間ＴＤイを制御することによりチャネル長
を規定するマスク幅ＬＲを調整する。更にエツチング部
２０におけるエツチング時間、特に本例ではオーバエツ
チング時間Ｔ。Ｅを制御してゲート長Ｌ８を調整する。

勿論、これらの制御を行なうためには、第２図下欄のよ
うに、酸化膜厚Ｔ。ｘ、しきい値電圧ｖｔｈ、レジスト
膜厚ＴＲ，ゲートマスク幅ＬＲ，ゲート長Ｌ　、アクセ
ス時間ＴＡｃｃＥの各設計値Ｄ（符号の上に２本の横線
「＝」を付記している）を予め設定している。

、以上の各処理部および測定部間において、前述した各
要素の制御を行なうために、前記「適応制御」、ｌ”Ｆ
、Ｆ制御」、「設定値制御」を前記各処理部間で行って
いる。

以下、第２図に従って、説明する。第２図において、各
制御部内の文字はＡは適応制御、Ｆ、Ｆはフィードフォ
ワード制御、Ｐは設定値制御を示す。

される。制御するためのデータとして、酸化膜厚′測定
部１２での測定値Ｔ。Ｘと、設計値Ｔ。Ｘを後述する適
応制御４５．４６により補正して得た目標値Ｔ。Ｘ（横
線「−」を付記）を用いる。適応制御部３０へは測定値
Ｔ。Ｘと目標値Ｔ。Ｘとの差△Ｔｏ編入力される。差△
ＴｏＸは、制御部３０内でめるようにしてもよい。差△
Ｔｏｘと適応制御部３０内に情報として保持しているΔ
ＴｉＭａと△Ｔｏｘとの相関関係とを用いて△Ｔ４ＭＦ
、をめる。一方、酸化時間設定値制御部３１は入力され
た目標値Ｔ。Ｘと、情報として内部に保持しているＴｉ
ＭＰ、とＴ。Ｘとの相関関係とを用いてＴｌＭＦ、をシ
ミーレージ田ンにより算出する請求められたＴＩＭｏ　
を前記△Ｔ、工で補正しゲート酸化部１１の酸化時間を
制御する。

つまり、次に処理されるウェーハのゲート酸化膜厚Ｔ。

Ｘを最適に制御する。なお、ゲート酸化部１１イオン打
込み部１３はドーズ量Ｆ、Ｆ制御部３２とドーズ量設定
値制御部３３とによって制御される。制御するためのデ
ータとして前述の膜厚測定値Ｔ。Ｘと設計値ｖｔｈを用
いる。ドーズ量Ｆ、Ｆ制御部３２は入力された膜厚測定
値Ｔ。Ｘと、内部に情報として保持しているＮＴＤとＴ
。Ｘとの相関関係に基づいてイオン打込み部１３におい
て打込まれるイオンのドーズ量ＮＴＤをめる。しきい値
の設計値■ｔｈとドーズ量設定値制御部３３ではＮＴＤ
とＶｔｈとの相関関係とを用いてドーズ量の目標値る適
応制御部４５により補正される。この補正された目標値
ＮＴＤと制御部３２でめた値との対比から最適ドーズ量
ＮＴＤの調整が行なわれる。この制御はウェーハ単位で
行なわれる。ゆえに膜厚Ｔｏｘはウェーハ毎にめられる
。

塗布部１５はレジスト膜厚適応制御部３４と回転数設定
値制御部３５とによって制御される。制御するためのデ
ータとして、レジスト膜厚測定部１６で得た測定値ＴＲ
と、膜厚設計値ＴＲを後述する適応制御４４により補正
して得た目標値ＴＲを用いる。レジスト膜厚適応制御部
３４へは、測定値ＴＲと、目標値ＴＲとの差△ＴＲが入
力される。差△ＴＲと、適応制御部３４がその内部に情
報として保持している。△ＴＲと△Ｒとの相関関係とを
用いて回転数補正値△Ｒをめる。一方、入力された目標
値ＴＲと、情報として内部に保持しているＲとＴＲとの
相関関係を用いたシミュレートにより、回転数設定値制
御部３５で回転数Ｒをめる。このＲと補正値△Ｒとで次
のウェーッ１の塗布回転数を調整する。

露光部１７は露光Ｆ、Ｆ制御部３６および露光適応制御
部３７、更に露光設定値制御部３８とによって制御され
る。制御するためのデータとして、測定値ＴＲと目標値
ＬＲと差△ＬＲが用いられる。

目標値［Ｒはゲート長を規定するゲート形成用レジスト
マスクの幅の設計値ＬＲを後述する適応制御４３により
補正して得して得られる。差△ＬＲは、前記目標値ＬＲ
と、ゲート形成用レジストマスク幅測定部１．９で得た
測定値しＲとの差である。露光設定値制御部３８は、目
標値ＬＲと、内部に情報として保持されているＴＦ、ｘ
ＰとＬＲとの相関関係を用いて露光時間ＴＥＸＰ　をシ
ミュレートする。露光適応制御部３７は、目標値ＬＲと
測定値ＬＲとの差△ＬＲと、露光適応制御部３７の内部
に情報として保持している△Ｔ　と△ＬＲとの相関関係
ＸＰ とを用いて露光時間補正値△ＴＥｘＰ　をめる。一方、
露光Ｆ、Ｆ制御部３６はレジスト膜厚測定部１６の測定
値ＴＲと、内部に情報として保持しているＴＩ、ｘＰと
ＴＲとの相関関係からＴＦ、ｘＰをめる。このＴＥＸＰ
　と前記シミュレートされたＴ］、、ＸＰ、補正値△Ｔ
ＥｘＰ　とで最適露光時間Ｔゆ、をめる。この最適露光
時間Ｔゆ、はウェーハ毎にめられる。

前述のように、ステップアンドリピートカメラを用いて
チップ毎に露光する場合、チップ毎に、さらに、露光時
間を補正することができる。チップ露光時間補正Ｆ、Ｆ
制御部４７は入力された膜厚測定部１６からのチップ単
位の膜厚測定値ＴＲ０Ｊを用いて前記ウェーハ毎の最適
露光時間ＴＥＸＰ　を補正しチップ単位で露光時間の制
御を行なう。

現像部工８は現像適応制御部３９によって制御される。

適応制御部３９は前述したゲート形成用マスク幅の差△
ＬＲと、制御部３９が内部に情報として保持しているΔ
ＴＤＥｖと△ＬＲとの相関関係とを用いて標準現像時間
に対する補正現像時間ΔＴＤＰ、ｖ　をめ、最適現像時
間ＴＤＥｖ　を調整する。

エツチング部２０はエッチＦＦ制御部４０とエッチ時間
設定値制御部４１とエッチ適応制御部４２とによって制
御される。制御するためのデータとして、前述の測定値
ＬＲ１測定値ＬＥおよび目標値り、が用いられる。測定
値ＬＦ、＆マ、ゲート長測定部２１で得た値である。目
標値ＬＦ、は、ゲート長の設計値ＬＰ、を後述する適応
制御４５および４６により、補正して得られる。エッチ
時間設定値制御部４１へは目標値ＬＦ、と測定ゲート長
ＬＰ、との差△ＬＥおよびゲートマスク幅の目標値ＬＲ
が入力される。制御部４１はこれらの入力と、その内部
に情報として保持しているＴ。。とＬＲとの相関関係と
を用いてオーバエツチング時間Ｔ。。をシミュレートに
よりめる。エッチ時間適応制御部４２は、入力された前
記差△Ｌつと、内部に情報として保持している△Ｌ］ｉ
、と△ＴｏＩｉ、の相関関係とを用いて、オーバエツチ
ング時間補正△ＴＯＥｉをめる。エッチＦＦ制御部４０
は入力されたゲートマスク幅の測定値ＬＲと、内部に情
報として保持している△ＴｏＰ、とＬＲの相関関係とを
用いてオーツくエツチング補正時間△ＴｏＦ、をめる。

これらから最適エツチング時間（オーバエツチング時間
）Ｔｏつをめる。

適応制御部４３は、前述のゲート長の差△Ｌ０を入力と
して、設計値ＬＲを補正して目標値ＬＲをめるための信
号を出力する。適応制御部４３はゲートマスク幅ＬＲの
制御の高精度化に有効である。適応制御部４４も、同様
に、差へり、を入力として、設計値〒Ｒを補正して目標
値テ、をめる信号を出力する。

適応制御部４５へはしきい値設計値■ｔｈと測定した■
ｔｈとの差△■ｔｈが入力される。適応制御部４５は差
△■ｔｈｍｌ入力として目標値ＬＥ　、Ｔ’ｏｘおよび
Ｎ。Ｄをめる信号を出力する。

更に適応制御部４６、アクセス時間の設計値〒ＡＣＣＥ
と測定値ＴＡＣＣＥとの差△ＴＡｃｃＦ、が入力される
。適応制御部４６は差△ＴＡｃｃＦ、を入力として設計
値ＬＰ、、〒ｏｘを補正して目標値り。ｌ　ＴＯＸをめ
る信号を出力する。

以上のように構成した各制御部は、結局隣り合う処理部
や測定部の間に接続されたり、１以上の処理部や測定部
を飛び越えて接続されることになる。つまり一連の処理
工程が相互に関係した状態で各処理部の条件が設定され
ることになる。そして、この場合、各制御部では制御量
の重みだけ、即ち制御量の大きさを相違させている。第
２図の上段に記載された制御部の制御量を下段のものよ
りも太きくしている。換言すれば隣り合った処理部間で
の制御を行なう適応制御部やＦ、Ｆ制御部の制御量を太
きくし、離れた処理部間での制御を行なう設定値制御部
や適応制御部の制御量を小さくしているのである。

さらに、最終的に仕様を満足した半導体装置を得るため
に、階層的な制御を行い、かつそれらに重みづけしてい
る。デバイス諸元例えば膜厚、幅、長さ、深さ等の寸法
は直接制御される量であるが。

これらに着目した制御は最も制御量の多い適応およびＦ
Ｆ制御と中程度の制御量の設定値制御によって行なり℃
いる。デバイス特性例えば個々のＭＩＳＦＥＴのしきい
値電圧、個々の抵抗の抵抗値等に着目した制御は、制御
量の少ないかつ主として隣接していない処理部からの適
応および設定値制御によって行なっている。ＩＣ特性す
なわち完成したチップ全体としての特性、例えばアクセ
ス時間、遅延時間等に着目した制御は、最も制御量の少
ない適応制御によって行っている。デバイス諸元の組合
せで決まり直接制御できない量であるデバイス特性およ
びＩＣ特性は、主として設計値の補正という形で制御さ
れる。これによればデバイス諸元が設計値から多少ずれ
ても、最終的に仕様にあった製品が得られる。

したがって、この実施例のプロセスによれば、ゲート酸
化部１１では−のパンチの酸化膜厚の結果により次パン
チでは直ちに改善された条件での処理が行なわれる。イ
オン打込み部１３は送られてくるウェーハ毎罠夫々の最
適ドーズ量が既に決定されることＫなる。塗布部１５で
は、−のウェーハの塗布結果により次のウェーハの塗布
回転数が改善される。露光部１７では送られてくるウェ
ーハの膜厚に適する条件でしかも先に露光したウェーハ
又はチップの現像結果に基づく条件との総合判断により
露光量が決定される。勿論、現像部１８の現像時間も先
のウェーッ・の現像結果に基づいて定められる。エツチ
ング部２０においても送られて（るウェーッ・のゲート
マスク幅や、先にエツチングされたウェーッ葛のゲート
長によってオーバエツチング時間が定められる。結局隣
接処理部間の制御により応答性のよい制御を行なうこと
ができる。

更に前記各部の条件の決定に際しては、設計値に基づく
設定値制御による調整を行なう。この設定値制御ではシ
ミュレートにより条件をめると共に、Ｗ／Ｐ測定部２３
や最終測定部２４の結果に基づいて設計値を補正して目
標値としているので、条件決定の精度を高いものにでき
る。同時にこのように複数の工程間にわたって（飛び越
えて）の制御を加味することにより、ウェー７１毎、チ
ップ毎の条件の過変動を抑制し、品質の安定化、均一化
を図ることができる。この場合、各制御部の比重の相違
により、処理条件設定の応答性や安定性等を任意に調整
できる。

また、この実施例では処理に応じてチップ単位。

ウェーハ単位、バッチ（ロット）単位での条件設定を行
なっているので、ゲート酸化部１１のようなバッチ処理
、露光部１７のようなチップ単位処理、その他のウェー
ハ単位処理の各処理に夫々最適な条件設定を可能とする
。

なお、以上の説明において、各制御部を上位コンピュー
タに接続して集中的に管理し、プロセスの自動化、集中
管理を行うことが可能とされる。

〔効　果〕

（１）製造プロセスを構成する各処理部、測定部に適応
制御部、Ｆ、Ｆ制御部、設定値制御部を接続し、測定部
からの測定値信号や設計値に基づいて各処理部の処理条
件を制御するよ５ＩＣ構成しているので、各処理条件の
自動制御を可能とし、プロセス制御全体の自動化を達成
できる。

１２）測定部の測定値信号と設計値との対応により各処
理部の処理条件を制御しているので、各処理条件の精度
を向上し、高精度の制御を行なうことができる。

（３）測定部の測定値信号によりその前後の処理部の処
理条件の制御を、適応制御部、Ｆ、Ｆ制御部更罠設定値
制御部で行なうので、各処理部毎に測定部を対応して設
ける必要はなく、システムの簡易化を達成できる。

＋４１　一つの処理部の処理条件の制御を、その前後の
各測定部の各測定値信号に基づいて行なうことができ、
制御精度を一層向上することができる。

以上本発明者によってなされた発明を実施例にもとづき
具体的忙説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ゲート酸化
部では酸化温度を制御するようにしてもよく、露光部で
は露光照度を制御してもよい。また、適応制御部やＦ、
Ｆ制御部は図示の位置に限らず適宜に変更してもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯＳＦＥＴの製造
プロセスに適用した場合について説明したが、それに限
定されるものではなく、他のデバイスの製造プロセスに
も適用することができる。

【図面の簡単な説明】

第１図囚、　ＣＢｌ　、　ＩｃＩは適応制御、　Ｆ、Ｆ
制御、設定値制御の夫々の概念構成図、 第２図は本発明の一実施例のシステム全体図、第３図囚
〜■は第２図のシステムに対応するＭＯＳＦＥＴの製造
プロセス図である。 １１・喀・ゲート酸化部、１２・・・酸化膜厚測定部、
１３・・・インプラ部、１４・・・ポリシリコン成膜部
、１５・・・塗布部、１６・・フォトレジ膜厚測定部、
１７・・・露光部、１８・・現像部、１９・・・ゲート
マスク幅測定部、２０・・・エツチング部、２１・・・
ゲート測定部、２２・・・完成工程部、２３・・Ｗ／Ｐ
検査部、２４・・終検部、３０，３４，３７，３９，４
２゜４３〜４６・・・適応制御部、３１，３３，３５゜
３８．４１・・・設定値制御部、３２，３６，４０・・
・Ｆ、Ｆ制御部、ＴＯＸ　ｌ　ｖＴＨＩ　ＴＲＩ　ＬＲ
？　ＬＥ　ｔ　ＴＡＣＣＥ・・・設計値。 代理人　弁理士　高　橋　明　失 策　１　図

Claims (1)

1. 【特許請求の範囲】 ■、半導体製造プロセスにおける処理部と、処理後の諸
   元を測定する測定部とで一連の製造プロセスを構成し、
   各処理部と測定部に適応制御部、Ｆ、Ｆ制御部および設
   定値制御部を接続し、測定部からの測定値信号および設
   計値に基づいて前記各処理部の処理条件を前記適応制御
   部、Ｆ、Ｆ制御部、設定値制御部で制御することを特徴
   とする半導体製造プロセス制御システム。 ２　適応制御部は、処理部と、この処理部の後工程位置
   に設けた測定部との間に接続し、処理部において処理さ
   れた先の半導体の測定部における測定値に基づいて次に
   処理される半導体の処理部における処理条件を制御し得
   る特許請求の範囲第１項記載の半導体製造プロセス制御
   システム。 ３、Ｆ、Ｆ制御部は、処理部と、この処理部の前工程位
   置に設けた測定部との間圧接続し、この測定部において
   測定された半導体の測定値に基づいてこの半導体の前記
   処理部における処理条件を制御する特許請求の範囲第１
   項記載の半導体製造プロセス制御システム。 ４、設定値制御部は設計値および測定部の測定値とに基
   づいてシミュレートを行ない処理部の処理条件を制御す
   る特許請求の範囲第１項記載の半導体製造プロセス制御
   システム。