JPS6019817B2 - 頁メモリのパホ−マンスを最適化するシステム - Google Patents
頁メモリのパホ−マンスを最適化するシステムInfo
- Publication number
- JPS6019817B2 JPS6019817B2 JP56035506A JP3550681A JPS6019817B2 JP S6019817 B2 JPS6019817 B2 JP S6019817B2 JP 56035506 A JP56035506 A JP 56035506A JP 3550681 A JP3550681 A JP 3550681A JP S6019817 B2 JPS6019817 B2 JP S6019817B2
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- Japan
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- channel
- control unit
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- memory
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は中央処理用主メモリを含むデータ処理システム
中の頁〆モリのアクセスを最適化するためのシステム及
び方法に関連する。
中の頁〆モリのアクセスを最適化するためのシステム及
び方法に関連する。
本発明のシステムは入出力チャンネル及び制御ユニット
を介して主メモリ及び頁〆モリ間のデータの転送に適し
ている。現在のデータ処理システムにおいて、1つもし
くはそれ以上の中央処理サブシステムに関連する主メモ
リ及び2次的パッキング・メモリ間のデータ転送は主メ
モ川こ関連する入力/出力(1/0)チャンネル及び2
次メモ川こ関連する制御ユニットを介して遂行される。
を介して主メモリ及び頁〆モリ間のデータの転送に適し
ている。現在のデータ処理システムにおいて、1つもし
くはそれ以上の中央処理サブシステムに関連する主メモ
リ及び2次的パッキング・メモリ間のデータ転送は主メ
モ川こ関連する入力/出力(1/0)チャンネル及び2
次メモ川こ関連する制御ユニットを介して遂行される。
この様な転送は主メモリ中に記憶されたチャンネル指令
語(CCW)によって制御され、2次メモリ及び主メモ
リ中の指定された記憶領域間で転送されている。これ等
の領域は複数の順次に連結されるCCWによって通常指
定される。最初のCCWは2次メモリ中の記録位置を指
定し、最初のCCWに連結される他のCCWは対応する
主メモリの境界位置及び2つのメモリ間の伝送動作を定
める。或る2次メモリに関連して、すべてのこの様なデ
ータ転送は予定の頁長(例えば4096ゞィト)の離散
ブロック単位で行われる。
語(CCW)によって制御され、2次メモリ及び主メモ
リ中の指定された記憶領域間で転送されている。これ等
の領域は複数の順次に連結されるCCWによって通常指
定される。最初のCCWは2次メモリ中の記録位置を指
定し、最初のCCWに連結される他のCCWは対応する
主メモリの境界位置及び2つのメモリ間の伝送動作を定
める。或る2次メモリに関連して、すべてのこの様なデ
ータ転送は予定の頁長(例えば4096ゞィト)の離散
ブロック単位で行われる。
これ等の2次メモIJは頁〆モリと呼ばれる。この様な
転送で、1/0チャンネルは頁〆モリ中の貢位置を指定
するCCWを転送動作の他のパラメータを定義するCC
Wにリンクするための指令連鎖動作を実行するのに予定
の最小の時間を必要とする。
転送で、1/0チャンネルは頁〆モリ中の貢位置を指定
するCCWを転送動作の他のパラメータを定義するCC
Wにリンクするための指令連鎖動作を実行するのに予定
の最小の時間を必要とする。
この時間は転送動作の方向及び回線争奪による遅延がな
いものとして主メモリにアクセスを得るためにチャンネ
ルによって必要とされる時間に依存する。頁〆モリは通
常、例えば待ち時間による遅延を示すが、これはチャン
ネルによる連鎖選択の後のみに効果があり、チャンネル
の連鎖遅延に関連して加算的である。従って、頁〆モリ
中のデータの高速アクセスを必要とするシステムにおい
ては、これ等の遅延は著しくパフオーマンスを制限する
。
いものとして主メモリにアクセスを得るためにチャンネ
ルによって必要とされる時間に依存する。頁〆モリは通
常、例えば待ち時間による遅延を示すが、これはチャン
ネルによる連鎖選択の後のみに効果があり、チャンネル
の連鎖遅延に関連して加算的である。従って、頁〆モリ
中のデータの高速アクセスを必要とするシステムにおい
ては、これ等の遅延は著しくパフオーマンスを制限する
。
頁〆モリは電荷結合装置(CCD)の如き高速電子素子
から具体化される。しかしながらこの様なメモリでも再
生活動による遅延及び逐次アクセスのために組織された
時には、待ち時間による無視されない遅延を本来示す。
米国特許第2840304号及び第3341817号に
示された如き周知のロール。
から具体化される。しかしながらこの様なメモリでも再
生活動による遅延及び逐次アクセスのために組織された
時には、待ち時間による無視されない遅延を本来示す。
米国特許第2840304号及び第3341817号に
示された如き周知のロール。
モード・アドレツシング技法は各転送を頁(もしくはブ
ロック)内の可変位置で出発し、頁の終り境界に迄進行
し、頁の開始点にリンクし、出発位置の1つ前の位置に
連続し、終了出来る様にする事によってこの様な頁〆モ
リの待ち時間遅延を短縮している。しかしながら通常の
組織化されたシステムにおいてはこの様な転送の準備に
関連する動作「例えば貢位置の妥当性検査及び頁〆モリ
中の適切なロール・モード出発位置の確立はデータの転
送を開示するためのチャンネル信号を時間的に参照して
いる。
ロック)内の可変位置で出発し、頁の終り境界に迄進行
し、頁の開始点にリンクし、出発位置の1つ前の位置に
連続し、終了出来る様にする事によってこの様な頁〆モ
リの待ち時間遅延を短縮している。しかしながら通常の
組織化されたシステムにおいてはこの様な転送の準備に
関連する動作「例えば貢位置の妥当性検査及び頁〆モリ
中の適切なロール・モード出発位置の確立はデータの転
送を開示するためのチャンネル信号を時間的に参照して
いる。
本発明はこの様な貢転送動作のための準備に関連する遅
延を実質的に減少させる方法及び装置に関連する。
延を実質的に減少させる方法及び装置に関連する。
米国特許出願第973826号(特関昭55一9105
0号)はDASD及びCPU間で固定長データ記録の交
換を行うための方法を説明している。
0号)はDASD及びCPU間で固定長データ記録の交
換を行うための方法を説明している。
チャンネルは最初のCCWを多重記録境界(ェクステン
ト)を定義する情報を制御ユニットに転送するのに、第
2のCCWをDASD中の特定の記録メモリ領域の位置
を定義するのに、第3のCCWでCPU主メモリ中の対
応領域及びDASD及び主メモリ領域間で行われる転送
動作を定義するのに使用する。制御ユニットは最初のC
CWと関連してその実際の完了前に動作の終りを信号し
、制御ユニット中の境界の妥当性動作(第1のCCWに
関連する)が第2のCCWを準備するための中央システ
ムのチャンネル動作と時間的に効果的に重畳する様にさ
れている。多くの特許及び刊行物が上述の如きロール・
モードを説明している。
ト)を定義する情報を制御ユニットに転送するのに、第
2のCCWをDASD中の特定の記録メモリ領域の位置
を定義するのに、第3のCCWでCPU主メモリ中の対
応領域及びDASD及び主メモリ領域間で行われる転送
動作を定義するのに使用する。制御ユニットは最初のC
CWと関連してその実際の完了前に動作の終りを信号し
、制御ユニット中の境界の妥当性動作(第1のCCWに
関連する)が第2のCCWを準備するための中央システ
ムのチャンネル動作と時間的に効果的に重畳する様にさ
れている。多くの特許及び刊行物が上述の如きロール・
モードを説明している。
これ等の特許及び刊行物は米国特許第2840304号
、米国特許第2925587号、第2913706号、
第3341817号、第3654622号、旧MTec
hnicaIDisclosmeBulletinVo
l.13、No.IJ肌el970、pa鞍S93−9
5中のD.A.Sにvenson著“ Traはspa
rent Roll Mode For Ro
tatingDevice”なる論文である。多数の特
許が本発明の実施され得る様なシステムの周辺ェレメン
トの如き、本明細書中で一般的に考察される型の中央プ
ロセッサ、チャンネル及び制御ユニットを開示している
。
、米国特許第2925587号、第2913706号、
第3341817号、第3654622号、旧MTec
hnicaIDisclosmeBulletinVo
l.13、No.IJ肌el970、pa鞍S93−9
5中のD.A.Sにvenson著“ Traはspa
rent Roll Mode For Ro
tatingDevice”なる論文である。多数の特
許が本発明の実施され得る様なシステムの周辺ェレメン
トの如き、本明細書中で一般的に考察される型の中央プ
ロセッサ、チャンネル及び制御ユニットを開示している
。
これ等の特許は米国特許第3400371号、米国特許
第3488633号、米国特許第3303476号、及
び米国特許第336582号を含む。本発明の目的は頁
〆モリを含むデータ処理システムのパフオーマンスを最
適化するシステムを与える事にある。
第3488633号、米国特許第3303476号、及
び米国特許第336582号を含む。本発明の目的は頁
〆モリを含むデータ処理システムのパフオーマンスを最
適化するシステムを与える事にある。
他の本発明の目的はシステムの巡回アクセス頁〆モリを
アクセスする時間を改良するためのシステムを与える事
にある。本発明に従い、中央プロセッサの主メモリに関
するチャンネル及び頁〆モリに関連する制御ユニットは
頁〆モリと協同して連鎖によって順次関連する1対の指
令を実行する。
アクセスする時間を改良するためのシステムを与える事
にある。本発明に従い、中央プロセッサの主メモリに関
するチャンネル及び頁〆モリに関連する制御ユニットは
頁〆モリと協同して連鎖によって順次関連する1対の指
令を実行する。
チャンネル指令語(CCW)によって定義されるこれ等
の指令−LOCATE( 位置決 め > CCW 及
び 該LOCATECCWに連鎖されるREAD(議
取り)もし〈はWRITE(書込み)CCWが時間に関
連するユニットとして順次実行される。制御ユニットは
LOCATECCWに関連する動作が終了した後、RE
ADもしくはWRITECCWがチヤンネルによって主
メモリから検索されつつある間に頁〆モリへのアクセス
をスピード・アップする動作を遂行する。LOCATE
CCWの実行中、チャンネルは頁〆モリ中の頁〆モリ領
域及び該領域に関連する予想された(計画された)転送
の方向を定義する情報を制御ユニットに通過させる。
の指令−LOCATE( 位置決 め > CCW 及
び 該LOCATECCWに連鎖されるREAD(議
取り)もし〈はWRITE(書込み)CCWが時間に関
連するユニットとして順次実行される。制御ユニットは
LOCATECCWに関連する動作が終了した後、RE
ADもしくはWRITECCWがチヤンネルによって主
メモリから検索されつつある間に頁〆モリへのアクセス
をスピード・アップする動作を遂行する。LOCATE
CCWの実行中、チャンネルは頁〆モリ中の頁〆モリ領
域及び該領域に関連する予想された(計画された)転送
の方向を定義する情報を制御ユニットに通過させる。
制御ユニットはこの情報を記憶し、この(しOCATE
)指令動作の完了を信号する。これに応じチャンネルは
指令連鎖動作を行うべき事を認識し、次のREADもし
くはWRITECCWの探索及び準備を開始する。チャ
ンネルが最後に述べられた動作を遂行する際に、制御ユ
ニットはLOCATECCWと共に通過された頁アドレ
ス情報の妥当性を検査する様に動作し「 この動作を準
備するための他の動作を遂行する。頁〆モリが順次アク
セスのために組織化された電荷結合装置(CCD)回路
の配列体より成る1つの実施例では、制御ユニットはこ
のチャンネル連鎖期間中の貢中の可変位置で転送動作を
出発させるためのロール・モード変位因子を計算する。
この計算は転送の方向、主メモリへのチャンネル・アク
セスの最小タイミング(回線争奪による干渉を仮定しな
い)及びデータが転送されつつある時の頁〆モリの動作
速度に関数的に依存する。制御ユニットはこの予め計算
された変位因子を記憶し、もしREADもしくはWRI
TECCWに関連する信号シーケンスが選択されたロー
ル4モード位置が頁〆モリにおいてアクセス可能となる
前にチャンネルによって開始されるならば制御ユニット
はチャンネルからの初期選択信号に応答してこの変位因
子をチャンネルに通過させる。
)指令動作の完了を信号する。これに応じチャンネルは
指令連鎖動作を行うべき事を認識し、次のREADもし
くはWRITECCWの探索及び準備を開始する。チャ
ンネルが最後に述べられた動作を遂行する際に、制御ユ
ニットはLOCATECCWと共に通過された頁アドレ
ス情報の妥当性を検査する様に動作し「 この動作を準
備するための他の動作を遂行する。頁〆モリが順次アク
セスのために組織化された電荷結合装置(CCD)回路
の配列体より成る1つの実施例では、制御ユニットはこ
のチャンネル連鎖期間中の貢中の可変位置で転送動作を
出発させるためのロール・モード変位因子を計算する。
この計算は転送の方向、主メモリへのチャンネル・アク
セスの最小タイミング(回線争奪による干渉を仮定しな
い)及びデータが転送されつつある時の頁〆モリの動作
速度に関数的に依存する。制御ユニットはこの予め計算
された変位因子を記憶し、もしREADもしくはWRI
TECCWに関連する信号シーケンスが選択されたロー
ル4モード位置が頁〆モリにおいてアクセス可能となる
前にチャンネルによって開始されるならば制御ユニット
はチャンネルからの初期選択信号に応答してこの変位因
子をチャンネルに通過させる。
チャンネルはこの変位因子をREADもしくはWRIT
ECCW中で定義されて主メモリの貢境界のアドレスに
加算し、頁〆モリ中の選択されたロール・モードに対応
する転送の初期アドレスを形成する。次いで動作は通常
のロール・モードとして進行し、頁の相次ぐバイトが転
送され、ロール・モード位置で出発し、貢中の最後のバ
イト位置の続く。この時間チャンネルは頁の終りアドレ
スを弁別し、動作を開始頁アドレス(主メモリ中の)に
リンクする。同時に、制御ユニットは頁〆モリの巡回組
織によって自動的に頁〆モリ中の対応する頁位置にリン
クする。次いで他の相次ぐバイト転送が行われ、自動的
にチャンネルによって転送されるバイトの数が頁の長さ
‘こ対応する時に終結される。他方、もし制御ユニット
が(READもしくはWRITE)転送動作を開始させ
る選択信号シーケンスが、ロール・モード位置がアクセ
ス出釆なくなった後に生じた事を決定すると、制御ユニ
ットはそのチャンネル選択信号への応答を遅延させこの
間動作のための他のロール・モード出発位置を計算する
。
ECCW中で定義されて主メモリの貢境界のアドレスに
加算し、頁〆モリ中の選択されたロール・モードに対応
する転送の初期アドレスを形成する。次いで動作は通常
のロール・モードとして進行し、頁の相次ぐバイトが転
送され、ロール・モード位置で出発し、貢中の最後のバ
イト位置の続く。この時間チャンネルは頁の終りアドレ
スを弁別し、動作を開始頁アドレス(主メモリ中の)に
リンクする。同時に、制御ユニットは頁〆モリの巡回組
織によって自動的に頁〆モリ中の対応する頁位置にリン
クする。次いで他の相次ぐバイト転送が行われ、自動的
にチャンネルによって転送されるバイトの数が頁の長さ
‘こ対応する時に終結される。他方、もし制御ユニット
が(READもしくはWRITE)転送動作を開始させ
る選択信号シーケンスが、ロール・モード位置がアクセ
ス出釆なくなった後に生じた事を決定すると、制御ユニ
ットはそのチャンネル選択信号への応答を遅延させこの
間動作のための他のロール・モード出発位置を計算する
。
この新しく計算された位置に関連する変位因子は制御ユ
ニットによるチャンネル選択信号に対する遅延された応
答に関連してチャンネルに通過される。本発明に従い取
扱われる第3の状態は変位因子がチャンネルに転送され
た後にチャンネルによって制御ユニットに提示される信
号がこの因子に関連するロール・モード導入位置の実ア
クセス時間に関して遅れている場合である。
ニットによるチャンネル選択信号に対する遅延された応
答に関連してチャンネルに通過される。本発明に従い取
扱われる第3の状態は変位因子がチャンネルに転送され
た後にチャンネルによって制御ユニットに提示される信
号がこの因子に関連するロール・モード導入位置の実ア
クセス時間に関して遅れている場合である。
この場合に、制御ユニットは効果的に再試行動作を求め
る信号を与え、動作を効果的に破棄する。これによりチ
ャンネルはREADもしくはWRITECCWの検索及
び実行を生じ、他方制御ユニットは変位因子を再計算し
、再計画された動作のためにチャンネルに通過させる。
適切に組織化されたシステムにおいては、チャンネル連
鎖動作の優勢時間は予め計算された変位位置のアクセス
可能性のタイミングに関連して十分早期に結論が出され
、チャンネル及び制御ユニットは再計算もしくは再試行
の遅延なく転送動作に導入される事が可能になる。
る信号を与え、動作を効果的に破棄する。これによりチ
ャンネルはREADもしくはWRITECCWの検索及
び実行を生じ、他方制御ユニットは変位因子を再計算し
、再計画された動作のためにチャンネルに通過させる。
適切に組織化されたシステムにおいては、チャンネル連
鎖動作の優勢時間は予め計算された変位位置のアクセス
可能性のタイミングに関連して十分早期に結論が出され
、チャンネル及び制御ユニットは再計算もしくは再試行
の遅延なく転送動作に導入される事が可能になる。
このような変位因子トランザクション及びロール・モー
ド貢転送に関連する要件はこのような転送に対して割当
てられた主メモリ中の領域は断片化されていてはならず
、チャンネルによって弁別可能境界アドレスを有さなけ
ればならないことである。
ド貢転送に関連する要件はこのような転送に対して割当
てられた主メモリ中の領域は断片化されていてはならず
、チャンネルによって弁別可能境界アドレスを有さなけ
ればならないことである。
さらに、頁〆モリが順次アクセスに対するように組織化
されているならば(たとえばバイトに対して)、任意の
頁の最初の(バイト)位置は連続的にアクセス可能とな
らねばならず、同一頁の最初(バイト)位置の後に時間
的な連続的性を有さなければならない。変位アドレスを
形成した後且つ主メモリ中の割当て頁〆モリ領域の関連
する適切なグループ・アドレス部分に関連する相次ぐデ
ータ・バイトの群が転送されている間に、チャンネルは
次の群の転送アドレスとして使用されるアドレス番号を
更新されたアドレスが次の頁〆モリ領域の下方境界から
除外された群ユニットに対する位置を表わす迄繰返して
インクレメントする。
されているならば(たとえばバイトに対して)、任意の
頁の最初の(バイト)位置は連続的にアクセス可能とな
らねばならず、同一頁の最初(バイト)位置の後に時間
的な連続的性を有さなければならない。変位アドレスを
形成した後且つ主メモリ中の割当て頁〆モリ領域の関連
する適切なグループ・アドレス部分に関連する相次ぐデ
ータ・バイトの群が転送されている間に、チャンネルは
次の群の転送アドレスとして使用されるアドレス番号を
更新されたアドレスが次の頁〆モリ領域の下方境界から
除外された群ユニットに対する位置を表わす迄繰返して
インクレメントする。
このアドレス位置を検出する迄(更新されるアドレスの
6個の特定のビット指示がすべて1)、この最終の群位
置に関連してデータ転送を完了した後に、チャンネルは
更新されたデータ・アドレスの項を保持されるレジスタ
の特定のビットの表示中に0を強制的に書込む。結果の
アドレスは自動的に割当てられた貢領域の最初の群部の
アドレスを表わす。同時に、制御ユニットは(上述の如
き頁〆モリの順次組織によって)頁〆モリの対応する頁
〆モリ領域中の最初のバイト位置のアクセスを自動的に
開始する。上述のバイト転送動作中、チャンネルは通常
の如く動作し、最初(READもしくはWRITE)C
CWによって頁の長さ(即ち4096バイト)に対する
値にセットされた残りの長さカウントをデクレメントし
、更新カウントの値をモニタする。
6個の特定のビット指示がすべて1)、この最終の群位
置に関連してデータ転送を完了した後に、チャンネルは
更新されたデータ・アドレスの項を保持されるレジスタ
の特定のビットの表示中に0を強制的に書込む。結果の
アドレスは自動的に割当てられた貢領域の最初の群部の
アドレスを表わす。同時に、制御ユニットは(上述の如
き頁〆モリの順次組織によって)頁〆モリの対応する頁
〆モリ領域中の最初のバイト位置のアクセスを自動的に
開始する。上述のバイト転送動作中、チャンネルは通常
の如く動作し、最初(READもしくはWRITE)C
CWによって頁の長さ(即ち4096バイト)に対する
値にセットされた残りの長さカウントをデクレメントし
、更新カウントの値をモニタする。
このカウント値が0になる時、チャンネルは通常のチャ
ンネル及び制御ユニット終り手順に従って動作を終了す
る。第1図は概略的に本発明の実施に対して都合よく適
合された環境を表わす従釆のデータ処理システムを示す
。
ンネル及び制御ユニット終り手順に従って動作を終了す
る。第1図は概略的に本発明の実施に対して都合よく適
合された環境を表わす従釆のデータ処理システムを示す
。
このシステムは適切なバス11によって中央処理ユニッ
ト(CPU)12に接続された主メモリ・ユニット10
を含む。データ・チャンネル14はメモリ10及びCP
U12を複数個の制御ユニット15,16に接続する。
各制御ユニットはチャンネル14を複数個の入/出力(
1/0)装置15′,15″,…・・・、16′,16
r,・・・・・・に接続し得る。制御ユニットは多重線
を有する1/0インターフェース・バス17を介してチ
ャンネルに接続され得る。この型のシステムは12の如
き複数個のCRU及び14の如き複数個のチャンネルを
有する。
ト(CPU)12に接続された主メモリ・ユニット10
を含む。データ・チャンネル14はメモリ10及びCP
U12を複数個の制御ユニット15,16に接続する。
各制御ユニットはチャンネル14を複数個の入/出力(
1/0)装置15′,15″,…・・・、16′,16
r,・・・・・・に接続し得る。制御ユニットは多重線
を有する1/0インターフェース・バス17を介してチ
ャンネルに接続され得る。この型のシステムは12の如
き複数個のCRU及び14の如き複数個のチャンネルを
有する。
各チャンネルは17の如き別個のバス並びに15,16
の如き制御ユニットの蓮糸を有し、各運糸は装置の集合
と接続されている。各データ・チャンネル14は多重バ
ス22及び複数個の単信即ち単方向線21を含むCPU
インターフェイス20を介してCPU12に接続され得
る。同一のCPUに接続されるすべてのデータ・チャン
ネルは共通の多重バス22を共有する。各チャンネル・
ユニットは、バス制御ユニット(BCU)24によって
多重バスとして動作し得るメモリ・インターフェース2
3によつてメモリ・ユニット1川こ接続されている。
の如き制御ユニットの蓮糸を有し、各運糸は装置の集合
と接続されている。各データ・チャンネル14は多重バ
ス22及び複数個の単信即ち単方向線21を含むCPU
インターフェイス20を介してCPU12に接続され得
る。同一のCPUに接続されるすべてのデータ・チャン
ネルは共通の多重バス22を共有する。各チャンネル・
ユニットは、バス制御ユニット(BCU)24によって
多重バスとして動作し得るメモリ・インターフェース2
3によつてメモリ・ユニット1川こ接続されている。
多重バス27及び個々の単信線26より成るバス制御イ
ンターフェース25はチヤンネル・ユニットとBCU2
4を相互接続する。BCU24はメモリ・バス30、C
PU出力バス28及びCPU入力バス29を有する。B
CUはCPU及びチャンネルの両方のメモリのアクセス
を制御する。第2図はチャンネル14と15,16の如
き蓮糸中の先頭制御ユニット15との間の1/0インタ
ーフェース・バス17を示している。
ンターフェース25はチヤンネル・ユニットとBCU2
4を相互接続する。BCU24はメモリ・バス30、C
PU出力バス28及びCPU入力バス29を有する。B
CUはCPU及びチャンネルの両方のメモリのアクセス
を制御する。第2図はチャンネル14と15,16の如
き蓮糸中の先頭制御ユニット15との間の1/0インタ
ーフェース・バス17を示している。
1/0インターフェースはバス・アウト線17.1及び
バス・イン線17.2の集合を含む。
バス・イン線17.2の集合を含む。
各々の集合はバイト(8ビット)直列ビット並列フオー
ムでデータ及び制御情報を転送するための複数の線より
成る。バス17は同機に3本のアウトバウンド(外向け
)タブ線17.3及び3本のィンバウンド・タブ17.
4の集合を含み、これ等は夫々のバス線17.1及び1
7.2上の情報の型を区別するのに使用される。これ等
のタブ旋上の信号は指令情報、アドレス情報及びデータ
を区別する。さらにインターフェースは外向けの選択制
御線17.5(選択アウト、保留アウト、動作アウト及
び抑止アウト)及び内向けの選択制御線17。6(選択
ィン、要求ィン及び動作ィン)の集合を含む。
ムでデータ及び制御情報を転送するための複数の線より
成る。バス17は同機に3本のアウトバウンド(外向け
)タブ線17.3及び3本のィンバウンド・タブ17.
4の集合を含み、これ等は夫々のバス線17.1及び1
7.2上の情報の型を区別するのに使用される。これ等
のタブ旋上の信号は指令情報、アドレス情報及びデータ
を区別する。さらにインターフェースは外向けの選択制
御線17.5(選択アウト、保留アウト、動作アウト及
び抑止アウト)及び内向けの選択制御線17。6(選択
ィン、要求ィン及び動作ィン)の集合を含む。
これ等の選択制御線上の信号はチャンネル14及び制御
ユニット15,16の選択された1つの間でインターロ
ックされた信号関係を確立するために使用される。第2
図の1/0インターフェース・バス構造は、この分野で
周知であり、この構造における信号のプロトコルもこの
分野で周知であるから、これ等の線及びプロトコルは詳
細には説明されない。例えば米国特許第3654622
号及び米国特許第3303476号並びにIBMSのt
em/360andSysにm/3701/0 1nt
erねce ChannelTo Control
Unit 0rignaI Equipment
NねnMaCtmqr’ S 1nfonnetio
n”formGA22一6974を参照されたい。現在
考察中の頁〆モリを組込んだシステムは第3図に示され
ている。
ユニット15,16の選択された1つの間でインターロ
ックされた信号関係を確立するために使用される。第2
図の1/0インターフェース・バス構造は、この分野で
周知であり、この構造における信号のプロトコルもこの
分野で周知であるから、これ等の線及びプロトコルは詳
細には説明されない。例えば米国特許第3654622
号及び米国特許第3303476号並びにIBMSのt
em/360andSysにm/3701/0 1nt
erねce ChannelTo Control
Unit 0rignaI Equipment
NねnMaCtmqr’ S 1nfonnetio
n”formGA22一6974を参照されたい。現在
考察中の頁〆モリを組込んだシステムは第3図に示され
ている。
このシステムは制御ユニット15.1に専用されるチャ
ンネル14.1より成り制御ユニット15− 1は頁〆
モリ配列体15.2に専用されている。チャンネル14
.1及び制御ユニット15.1は通常のインターフェー
ス・バス17を介して通信する。コスト/パフオーマン
ス有効性のためには、配列本15.2の〆モリ容量は本
発明には特に関係ないが主メモリ10の容量よりも1桁
大きくなくてはならない。この図には他の周辺装置の動
作を支援するためにシステムにとって必要とされる他の
チャンネル及び制御ユニットは示されていない。チャン
ネル14.1及び制御ユニット15.1は本発明と関連
する動作を遂行するために、新規であると信じられる或
る論理適応を必要とする。
ンネル14.1より成り制御ユニット15− 1は頁〆
モリ配列体15.2に専用されている。チャンネル14
.1及び制御ユニット15.1は通常のインターフェー
ス・バス17を介して通信する。コスト/パフオーマン
ス有効性のためには、配列本15.2の〆モリ容量は本
発明には特に関係ないが主メモリ10の容量よりも1桁
大きくなくてはならない。この図には他の周辺装置の動
作を支援するためにシステムにとって必要とされる他の
チャンネル及び制御ユニットは示されていない。チャン
ネル14.1及び制御ユニット15.1は本発明と関連
する動作を遂行するために、新規であると信じられる或
る論理適応を必要とする。
これ等の動作はデータ転送動作を定義する指令を連鎖す
るチャンネル動作と時間的に重畳する貢メモリー5.2
へのアクセスを高速化する制御ユニットによる動作、デ
ータ転送動作に関連する情報を制御ユニットからチャン
ネルに転送するための動作を含む。この様な転送情報が
ロール・モード変位因子より成る時は、チャンネルはこ
の様な因子を転送指令(READもしくはWRITEC
CW)中に指定される初期王〆モリ・アドレスに加える
。相次ぐ転送中このアドレスは前進的にインクレメント
される。チャンネルはこの様なインクレメント中に予定
のビット命令位置におけるキヤリを禁止し、王〆モ川こ
関連するメモリ基準は自動的に頁〆モリ領域中の終り位
鷹から同一領域中の初期バイト位置へ循環する。頁〆モ
リ15.2はここではデータの多重貢ブロックのメモリ
を可能とする電荷結合装置(CCD)の如き高速アクセ
ス電子メモリ素子の配列体であると仮定される。
るチャンネル動作と時間的に重畳する貢メモリー5.2
へのアクセスを高速化する制御ユニットによる動作、デ
ータ転送動作に関連する情報を制御ユニットからチャン
ネルに転送するための動作を含む。この様な転送情報が
ロール・モード変位因子より成る時は、チャンネルはこ
の様な因子を転送指令(READもしくはWRITEC
CW)中に指定される初期王〆モリ・アドレスに加える
。相次ぐ転送中このアドレスは前進的にインクレメント
される。チャンネルはこの様なインクレメント中に予定
のビット命令位置におけるキヤリを禁止し、王〆モ川こ
関連するメモリ基準は自動的に頁〆モリ領域中の終り位
鷹から同一領域中の初期バイト位置へ循環する。頁〆モ
リ15.2はここではデータの多重貢ブロックのメモリ
を可能とする電荷結合装置(CCD)の如き高速アクセ
ス電子メモリ素子の配列体であると仮定される。
頁ブロックは409針固の8ビット・バイトより成り、
任意の頁へのランダム・アクセスを可能とする様に組織
化され、好ましくは貢内のバイトに順次に巡回アクセス
する様に組織化される。順次的巡回アクセスとはここで
は、頁のバイトを0から4095≧番号が付されている
ものとして、任意の頁のバイト0乃至4095がその番
号の順番に巡回的にアクセス可能であり、バイト0がバ
イト4095の後に連続的にアクセス可能である事を意
味する。次の説明の目的のために、頁〆モリ15.2へ
もしくはこれからのデータのすべての転送は基本的頁長
(4098ぐィト)の整数倍単位で行われるものと仮定
する。
任意の頁へのランダム・アクセスを可能とする様に組織
化され、好ましくは貢内のバイトに順次に巡回アクセス
する様に組織化される。順次的巡回アクセスとはここで
は、頁のバイトを0から4095≧番号が付されている
ものとして、任意の頁のバイト0乃至4095がその番
号の順番に巡回的にアクセス可能であり、バイト0がバ
イト4095の後に連続的にアクセス可能である事を意
味する。次の説明の目的のために、頁〆モリ15.2へ
もしくはこれからのデータのすべての転送は基本的頁長
(4098ぐィト)の整数倍単位で行われるものと仮定
する。
頁〆モリ転送の計画に関連するシステム制御プログラム
は1乃至それ以上の対のチャンネル指令語(CCW)よ
り成るチャンネル・プログラムを構成する事によって各
頁転送を準備する。各対はLOCATECCW及び連鎖
によってLOCATE CCWにリンクされるREAD
CCWもしくはWRITECCWより成る。順次実行の
ために計画された最初の対以外の各対中のLOCATE
CCWは指令によって先行対のREADもしくはWRI
TECCWにリンクされ得る。従って多くの頁が単一の
開始命令(即ち1つのStanl/○)で転送され得る
。各々LOCATECCWは関連データ転送のソースも
しくは宛先オブジェクトである頁〆モリ中の頁〆モリ領
域の1位置を指定する。各READもしくはWRITE
CCWは壬〆モリの断片化されない409んゞイト・メ
モリ領域の下位側の境界バイト位置のアドレスを指定す
るために必要とされる。この領域は転送の宛先もしくは
ソースを表わし、以下定義される如く境界アドレス位置
にまたがって延び出してはならない。もし前の指令動作
に連鎖していない場合は、この様な1対のCCWの動作
はシステムのCPUがチャンネル14.1及び頁〆モリ
15.2に向けられたStaM/0命令を実行する時に
開始される。この動作はチャンネルをして指定された1
つの指令のアドレスから最初のLOCATECCWを検
索し、制御ユニット1 5.1及び頁〆モリ15.2と
協働して対応するLOCATE動作をセット・アップす
る様に準備せしめる。上述の如くチャンネル14.1及
び制御ユニット15.2は特に連鎖によって順次にリン
クされる対をなすLOCATE及びREADもしくはW
RITECCWのプログラムを実行する様に適合されて
いる。
は1乃至それ以上の対のチャンネル指令語(CCW)よ
り成るチャンネル・プログラムを構成する事によって各
頁転送を準備する。各対はLOCATECCW及び連鎖
によってLOCATE CCWにリンクされるREAD
CCWもしくはWRITECCWより成る。順次実行の
ために計画された最初の対以外の各対中のLOCATE
CCWは指令によって先行対のREADもしくはWRI
TECCWにリンクされ得る。従って多くの頁が単一の
開始命令(即ち1つのStanl/○)で転送され得る
。各々LOCATECCWは関連データ転送のソースも
しくは宛先オブジェクトである頁〆モリ中の頁〆モリ領
域の1位置を指定する。各READもしくはWRITE
CCWは壬〆モリの断片化されない409んゞイト・メ
モリ領域の下位側の境界バイト位置のアドレスを指定す
るために必要とされる。この領域は転送の宛先もしくは
ソースを表わし、以下定義される如く境界アドレス位置
にまたがって延び出してはならない。もし前の指令動作
に連鎖していない場合は、この様な1対のCCWの動作
はシステムのCPUがチャンネル14.1及び頁〆モリ
15.2に向けられたStaM/0命令を実行する時に
開始される。この動作はチャンネルをして指定された1
つの指令のアドレスから最初のLOCATECCWを検
索し、制御ユニット1 5.1及び頁〆モリ15.2と
協働して対応するLOCATE動作をセット・アップす
る様に準備せしめる。上述の如くチャンネル14.1及
び制御ユニット15.2は特に連鎖によって順次にリン
クされる対をなすLOCATE及びREADもしくはW
RITECCWのプログラムを実行する様に適合されて
いる。
この様に対にされたCCWは連続的に主メモリー0中に
記憶されており、主メモリからチャンネルによって順次
検索される。この様な対において、LOCATECCW
は予期される転送のソースもしくは宛先オブジェクトを
表わす頁〆モリ15.2中の貢領域の位置を定義し、R
EADもしくはWRITECCWはデータが転送され、
もしくはこれから転送される主メモリ中の位置のみなら
ず、転送の方向及び転送のデータの位置のみならず、転
送の方向及び転送のデータの固定(頁)長(即ち409
0ゞィト)を定義する。後に説明される目的の場合、L
OCATECCWは同様に制御ユニットに次のREAD
もしくはWRITECCWに関連する転送の方向を定義
する情報を参照する。これ等の指令は上述の米国特許第
3488633号に説明された指令構造と長さ及びフオ
ーマットにおいて一貫性を有する。さらに具体的には、
各LOCATE及びREADもしくはWRITECCW
は64ビット(8バイト)表示であり、第1のバイトが
指令に関連する動作を定義する。次の3つのバイトはデ
ータもしくは制御情報が入出される主メモリ中の頁〆モ
リ領域の最初のバイト位置を定義するデータ・アドレス
・フィールドを構成する。第5バイトは夫々のCCWが
その後の実行のために計画された他のCCWに連鎖され
るか、されないかを示す指令連鎖フラッグ・ビットを含
む制御フラッグ情報を含む。第6バイトは一般に使用さ
れていないが、第7及び第8バイトは夫々のCCWに関
連し且主メモリに関連して転送されるべきデータもしく
は制御情報のバイトの数を定義するカウント・フィール
ドを構成する。各々のLOCATECCWのデータ・ア
ドレス及びカウント部分は該CCWの実行中チャンネル
から制御ユニットへ通過される4バイト制御項の主メモ
リ中の位置を定義する。この制御項の最初の3個のバイ
トは対にされるREADもしくはWRITECCWと関
連するデータ転送のソースもしくは宛先オブジェクトで
ある貢領域について頁〆モリ中のロケーションを定義す
るのに使用される。この制御頁の最後のバイトは関連す
るデータ転送の方向(即ち議取りもし〈は書込み)を定
義する。後述の如く、LOCATECCWによる方向の
前表示は制御ユニットによってそのロール・モード変位
の時間重畳された計算の際に使用される。
.READもしくはWRITECCWは主
メモリ中の4096ゞィトの断片化されていない記憶メ
モリを効果的に定義するデータ・アドレス及びカウント
・フィールドを有する。データ・アドレスはこの領域中
の最下位のもしくは最初のバイト位置を定義する。上述
の如く、この領域は区別可能な終り境界にまたがって伸
出してはならないという要件が存在する。この要件はチ
ャンネルをしてロール・モード動作中アドレス参照を、
終り即ち上位境界アドレスから後述の如き単一の論理動
作によって適切な冒頭のもしくは下位の境界アドレスに
リンクせしめる。LOCATECCWと関連して選択さ
れた後に、このCCWのデータ・アドレス及びカウント
・フィールド‘こよって指定された制御項を受取る事に
よって、制御ユニット15.1は制御項情報を記憶し、
チャンネル14.1に装置終りを信号する。
記憶されており、主メモリからチャンネルによって順次
検索される。この様な対において、LOCATECCW
は予期される転送のソースもしくは宛先オブジェクトを
表わす頁〆モリ15.2中の貢領域の位置を定義し、R
EADもしくはWRITECCWはデータが転送され、
もしくはこれから転送される主メモリ中の位置のみなら
ず、転送の方向及び転送のデータの位置のみならず、転
送の方向及び転送のデータの固定(頁)長(即ち409
0ゞィト)を定義する。後に説明される目的の場合、L
OCATECCWは同様に制御ユニットに次のREAD
もしくはWRITECCWに関連する転送の方向を定義
する情報を参照する。これ等の指令は上述の米国特許第
3488633号に説明された指令構造と長さ及びフオ
ーマットにおいて一貫性を有する。さらに具体的には、
各LOCATE及びREADもしくはWRITECCW
は64ビット(8バイト)表示であり、第1のバイトが
指令に関連する動作を定義する。次の3つのバイトはデ
ータもしくは制御情報が入出される主メモリ中の頁〆モ
リ領域の最初のバイト位置を定義するデータ・アドレス
・フィールドを構成する。第5バイトは夫々のCCWが
その後の実行のために計画された他のCCWに連鎖され
るか、されないかを示す指令連鎖フラッグ・ビットを含
む制御フラッグ情報を含む。第6バイトは一般に使用さ
れていないが、第7及び第8バイトは夫々のCCWに関
連し且主メモリに関連して転送されるべきデータもしく
は制御情報のバイトの数を定義するカウント・フィール
ドを構成する。各々のLOCATECCWのデータ・ア
ドレス及びカウント部分は該CCWの実行中チャンネル
から制御ユニットへ通過される4バイト制御項の主メモ
リ中の位置を定義する。この制御項の最初の3個のバイ
トは対にされるREADもしくはWRITECCWと関
連するデータ転送のソースもしくは宛先オブジェクトで
ある貢領域について頁〆モリ中のロケーションを定義す
るのに使用される。この制御頁の最後のバイトは関連す
るデータ転送の方向(即ち議取りもし〈は書込み)を定
義する。後述の如く、LOCATECCWによる方向の
前表示は制御ユニットによってそのロール・モード変位
の時間重畳された計算の際に使用される。
.READもしくはWRITECCWは主
メモリ中の4096ゞィトの断片化されていない記憶メ
モリを効果的に定義するデータ・アドレス及びカウント
・フィールドを有する。データ・アドレスはこの領域中
の最下位のもしくは最初のバイト位置を定義する。上述
の如く、この領域は区別可能な終り境界にまたがって伸
出してはならないという要件が存在する。この要件はチ
ャンネルをしてロール・モード動作中アドレス参照を、
終り即ち上位境界アドレスから後述の如き単一の論理動
作によって適切な冒頭のもしくは下位の境界アドレスに
リンクせしめる。LOCATECCWと関連して選択さ
れた後に、このCCWのデータ・アドレス及びカウント
・フィールド‘こよって指定された制御項を受取る事に
よって、制御ユニット15.1は制御項情報を記憶し、
チャンネル14.1に装置終りを信号する。
これに基づいてチャンネルはしOCATECCWに関連
してその動作を直ちに終結し、LOCATECCWが指
令連鎖ビットを含む事を認識し、次の指令を検索する様
に進行する。上述の如く次の指令は常にREADもしく
はWRITECCWである。READもしくはWRIT
ECCWを受取る事に基づいて、チャンネルは(例えば
選択信号シーケンス及びこれに続く指令アウト.シーケ
ンスによって)制御ユニット15.1にそのインターロ
ックされる信号接続と再確立する。チャンネルがREA
DもしくはWRITECCWを検索して制御ユニットと
関連する選択通信を準備しつつある時制御ユニットはL
OCATEパラメータを検証する様に動作し、以下され
に詳細に説明されるルックアヘッド・モード中に、転送
動作が(その後)完全に準備された時に、おそらく最小
の待ち時間でアクセスされる事が予想されるLOCAT
ECCW中に指定された貢領域中の位置に関連するロー
ル・モード変位因子を予め計算する。
してその動作を直ちに終結し、LOCATECCWが指
令連鎖ビットを含む事を認識し、次の指令を検索する様
に進行する。上述の如く次の指令は常にREADもしく
はWRITECCWである。READもしくはWRIT
ECCWを受取る事に基づいて、チャンネルは(例えば
選択信号シーケンス及びこれに続く指令アウト.シーケ
ンスによって)制御ユニット15.1にそのインターロ
ックされる信号接続と再確立する。チャンネルがREA
DもしくはWRITECCWを検索して制御ユニットと
関連する選択通信を準備しつつある時制御ユニットはL
OCATEパラメータを検証する様に動作し、以下され
に詳細に説明されるルックアヘッド・モード中に、転送
動作が(その後)完全に準備された時に、おそらく最小
の待ち時間でアクセスされる事が予想されるLOCAT
ECCW中に指定された貢領域中の位置に関連するロー
ル・モード変位因子を予め計算する。
この計算はシステムが適切にロードされた時にめったに
ないが誤りである事が検証され得る、チャンネルが主メ
モ川こアクセスする際に何等の予期せざる干渉に遭遇す
る事がない(READもしくはWRITECCWの検索
及び転送がWRITEに対するものならばデータの初期
バイトの探索に対して)という仮定に基づいて予測され
る。この変位因子は頁〆モリ中の指示されたオブジェク
ト貢空間の初期バイト要素の現在の時間位置に関して計
算される。この基準時間位置は以下説明される如く制御
ユニット中のタイミング回路によって効果的にモニ夕さ
れる。予め計算された変位に対応する数値は制御ユニッ
ト中に記憶される。
ないが誤りである事が検証され得る、チャンネルが主メ
モ川こアクセスする際に何等の予期せざる干渉に遭遇す
る事がない(READもしくはWRITECCWの検索
及び転送がWRITEに対するものならばデータの初期
バイトの探索に対して)という仮定に基づいて予測され
る。この変位因子は頁〆モリ中の指示されたオブジェク
ト貢空間の初期バイト要素の現在の時間位置に関して計
算される。この基準時間位置は以下説明される如く制御
ユニット中のタイミング回路によって効果的にモニ夕さ
れる。予め計算された変位に対応する数値は制御ユニッ
ト中に記憶される。
READもしくはWRITECCWの実行に関連するチ
ャンネルからの指令信号に基づいて、制御ユニットは条
件付きでチャンネルにこの数値の表示を転送する。この
様な条件付き転送に関連して、制御ユニットは先ずチャ
ンネルからの指令信号が制御ユニットによって確立され
た予定の時間制限内に受信されたかどうかを決定し、こ
の決定に基づいて上記転送を条件付ける。もし指令信号
がセットされた時間制限内に至り着するならば予め計算
された数値は直ちにチャンネルに転送される。もし指令
信号がセットされた時間制限の後に到着するならば、制
御ユニットはそのチャンネルに応答を遅延して新しい変
位因子を計算し、この因子をチャンネルに伝送する。チ
ャンネルは受取った変位因子がどの変位因子であっても
(即ち予め計算されたもしくは再計算された因子のいず
れであっても)、これをREADもしくはWRITEC
CWのデ−夕・アドレス・フィールド中に指定されたデ
ータ・アドレスを加算し、データ転送を開始するため主
メモ川こ関連するアドレスを形成する。データ・アドレ
ス・フィールド中のアドレスは主メモリ中の断片化され
ない4096ゞィト・メモリ領域中の初期バイト位置を
定義する。チャンネル及び制御ユニットは次いでその後
まもなく、変位因子に関連する頁位置で出発して頁〆モ
リ中の相次ぐアドレス位置に関連して1つずつデータ・
バイトを転送する様に進行する。この様な転送に関連し
て、チャンネルは主メモリ中の64バイト位置の相次ぐ
群に関連して64データ・バイトの群を転送する。
ャンネルからの指令信号に基づいて、制御ユニットは条
件付きでチャンネルにこの数値の表示を転送する。この
様な条件付き転送に関連して、制御ユニットは先ずチャ
ンネルからの指令信号が制御ユニットによって確立され
た予定の時間制限内に受信されたかどうかを決定し、こ
の決定に基づいて上記転送を条件付ける。もし指令信号
がセットされた時間制限内に至り着するならば予め計算
された数値は直ちにチャンネルに転送される。もし指令
信号がセットされた時間制限の後に到着するならば、制
御ユニットはそのチャンネルに応答を遅延して新しい変
位因子を計算し、この因子をチャンネルに伝送する。チ
ャンネルは受取った変位因子がどの変位因子であっても
(即ち予め計算されたもしくは再計算された因子のいず
れであっても)、これをREADもしくはWRITEC
CWのデ−夕・アドレス・フィールド中に指定されたデ
ータ・アドレスを加算し、データ転送を開始するため主
メモ川こ関連するアドレスを形成する。データ・アドレ
ス・フィールド中のアドレスは主メモリ中の断片化され
ない4096ゞィト・メモリ領域中の初期バイト位置を
定義する。チャンネル及び制御ユニットは次いでその後
まもなく、変位因子に関連する頁位置で出発して頁〆モ
リ中の相次ぐアドレス位置に関連して1つずつデータ・
バイトを転送する様に進行する。この様な転送に関連し
て、チャンネルは主メモリ中の64バイト位置の相次ぐ
群に関連して64データ・バイトの群を転送する。
各群が転送される時、24ビット′3バイト)量である
主メモリ中の転送位置を決定するためチャンネルによっ
て使用されるアドレスは64だけインクレメントされる
(アドレス項の下位から第7番目のビット位置中に1を
加える)。同時に、残りのバイト。カウント・パラメー
タは各群が転送される時に64だけデクレメントされる
。残りのバイト・カウント・パラメータはREADもし
くはWRITECCWのカウント・フィールド中の情報
に従って最初に値4096(頁長)にセットされる。イ
ンクレメントされたアドレスが現在アクセスされつつあ
る頁〆モリ城の上方境界に対応する時、次のインクレメ
ソト動作は省略され、アドレス項はアクセスされつつあ
る頁〆モリ領域の下方境界のアドレスを表わすために(
下位から6個のビット位置が)簡単な“任意のものに0
”動作によって修正される。従って、この時に更新され
たアドレスはREADもしくはWRITE CCWのデ
ータ・アドレス・フイールド中において指定されたアド
レス値に対応する。次いで転送はこの最初のアドレス位
置及び相次ぐ位置に関連して継続され、更新された(デ
クレメントされた)残りのデータ・カウントが0になる
時即ち全頁が転送された時をチャンネルが検出する時に
終結する。上述のチャンネル動作、即ち王〆モリ・アド
レス・パラメータ及び残りのバイト・カウント・パラメ
ータのデクレメント動作は上述の米国特許第私0037
1号及び第348869g戦こ説明された通常のチャン
ネルの機能である。
主メモリ中の転送位置を決定するためチャンネルによっ
て使用されるアドレスは64だけインクレメントされる
(アドレス項の下位から第7番目のビット位置中に1を
加える)。同時に、残りのバイト。カウント・パラメー
タは各群が転送される時に64だけデクレメントされる
。残りのバイト・カウント・パラメータはREADもし
くはWRITECCWのカウント・フィールド中の情報
に従って最初に値4096(頁長)にセットされる。イ
ンクレメントされたアドレスが現在アクセスされつつあ
る頁〆モリ城の上方境界に対応する時、次のインクレメ
ソト動作は省略され、アドレス項はアクセスされつつあ
る頁〆モリ領域の下方境界のアドレスを表わすために(
下位から6個のビット位置が)簡単な“任意のものに0
”動作によって修正される。従って、この時に更新され
たアドレスはREADもしくはWRITE CCWのデ
ータ・アドレス・フイールド中において指定されたアド
レス値に対応する。次いで転送はこの最初のアドレス位
置及び相次ぐ位置に関連して継続され、更新された(デ
クレメントされた)残りのデータ・カウントが0になる
時即ち全頁が転送された時をチャンネルが検出する時に
終結する。上述のチャンネル動作、即ち王〆モリ・アド
レス・パラメータ及び残りのバイト・カウント・パラメ
ータのデクレメント動作は上述の米国特許第私0037
1号及び第348869g戦こ説明された通常のチャン
ネルの機能である。
従って通常の処理からの離反を表わす唯一のチャンネル
動作は制御ユニットからの変位因子の受信、変位因子を
CCW中で指示されたデータ・アドレスに加算する事及
び連続的に上限アドレスを下限アドレス(同Y頁の)に
リンクするための循環動作である。さらに通常の制御ユ
ニット処理からの離反を表わし、本発明の重要な特徴で
ある唯一の制御ユニット動作はチャンネル指令連鎖動作
と重畳し、頁〆モリのアクセスの高速アクセスに関連す
る動作である。この様な動作は変位因子の計算及び上記
因子のチャンネルへの送信を含む。第4図は(LOCA
TECCWに関連する制御項の情報及び対をなすREA
DもしくはWRITECCWに関連する変位因子情報に
ついての)制御情報の上述の新規な転送を達成するため
に第2図のインターフェース・バス構造及び第3図のチ
ャンネル−制御ユニット構造に関連するインターフェー
ス信号シーケンスを示す。
動作は制御ユニットからの変位因子の受信、変位因子を
CCW中で指示されたデータ・アドレスに加算する事及
び連続的に上限アドレスを下限アドレス(同Y頁の)に
リンクするための循環動作である。さらに通常の制御ユ
ニット処理からの離反を表わし、本発明の重要な特徴で
ある唯一の制御ユニット動作はチャンネル指令連鎖動作
と重畳し、頁〆モリのアクセスの高速アクセスに関連す
る動作である。この様な動作は変位因子の計算及び上記
因子のチャンネルへの送信を含む。第4図は(LOCA
TECCWに関連する制御項の情報及び対をなすREA
DもしくはWRITECCWに関連する変位因子情報に
ついての)制御情報の上述の新規な転送を達成するため
に第2図のインターフェース・バス構造及び第3図のチ
ャンネル−制御ユニット構造に関連するインターフェー
ス信号シーケンスを示す。
LOCATECCWを処理する際にチャンネル14.1
は51で示された如くバス・アウト上に排他的に関連す
る頁〆モリ装置15.2のアドレスを置く。
は51で示された如くバス・アウト上に排他的に関連す
る頁〆モリ装置15.2のアドレスを置く。
同時にチャンネルは52で示された如くアドレス出力線
上に関連タグ信号を与える。その後まもなくチャンネル
は53で示された如く選択アウト線上に選択制御信号を
発生する。このチャンネルに接続された唯一の制御ユニ
ットである制御ユニット15.1はその選択を認識し、
アドレスを検証し、54で示された如く操作ィンを上昇
させる事によって応答する。その後、制御ユニットはチ
ャンネルによる妥当性検査のためにアドレス・ィン上に
タグ信号(56参照)と関連してバス・イン上に関連装
置アドレス(55参照)を梯示する。操作ィンに応答し
て、チャンネルはアドレス出力457参照)を終了させ
、バス・イン上の妥当性アドレスを受取って検証する。
上に関連タグ信号を与える。その後まもなくチャンネル
は53で示された如く選択アウト線上に選択制御信号を
発生する。このチャンネルに接続された唯一の制御ユニ
ットである制御ユニット15.1はその選択を認識し、
アドレスを検証し、54で示された如く操作ィンを上昇
させる事によって応答する。その後、制御ユニットはチ
ャンネルによる妥当性検査のためにアドレス・ィン上に
タグ信号(56参照)と関連してバス・イン上に関連装
置アドレス(55参照)を梯示する。操作ィンに応答し
て、チャンネルはアドレス出力457参照)を終了させ
、バス・イン上の妥当性アドレスを受取って検証する。
この時点迄動作が満足すべきものであると仮定すると、
チャンネルは信号指令(58を参照)を信号し、この指
令出力信号に関連してバス・アウト上にLOCATE指
令(59参照)によって指定された制御項パラメータを
提示する。この時点の前にチャンネルはしOCATE指
令をフヱツチ及び解釈し、同様に関連する制御項をフェ
ッチし準備している(即ちバツフアしている)事は明ら
かであろう。これに基づいて制御ユニットは制御項情報
を受取り、アドレス・イン(60参照)を終結し、チャ
ンネルとして指令アウトを終結させる(61参照)。
チャンネルは信号指令(58を参照)を信号し、この指
令出力信号に関連してバス・アウト上にLOCATE指
令(59参照)によって指定された制御項パラメータを
提示する。この時点の前にチャンネルはしOCATE指
令をフヱツチ及び解釈し、同様に関連する制御項をフェ
ッチし準備している(即ちバツフアしている)事は明ら
かであろう。これに基づいて制御ユニットは制御項情報
を受取り、アドレス・イン(60参照)を終結し、チャ
ンネルとして指令アウトを終結させる(61参照)。
次に、制御ユニットはステータス・ィン上のタグ信号に
関連してバス・ィン上に情報の2バイトを置く。これ等
のバイトの最初のバイト(62,63参照)は次にバイ
トが変位因子情報と区別されるステータス情報を表わす
事を示す。第2のバイト(65,66参照)は、制御ユ
ニットがビジィであるかないか、即ち現在他のチャンネ
ルによる通信によって占有されていないかどうかを示す
。このバイトの各々はチャンネルによって受信され、サ
ービス・アウト信号(64,67参照)で肯定応答され
る。第2のサービス・アウト応答(67参照)は状態が
動作の通常の継続に対して満足すべきものである事を示
す。
関連してバス・ィン上に情報の2バイトを置く。これ等
のバイトの最初のバイト(62,63参照)は次にバイ
トが変位因子情報と区別されるステータス情報を表わす
事を示す。第2のバイト(65,66参照)は、制御ユ
ニットがビジィであるかないか、即ち現在他のチャンネ
ルによる通信によって占有されていないかどうかを示す
。このバイトの各々はチャンネルによって受信され、サ
ービス・アウト信号(64,67参照)で肯定応答され
る。第2のサービス・アウト応答(67参照)は状態が
動作の通常の継続に対して満足すべきものである事を示
す。
このサービス・アウト68の降下時に制御ユニットはサ
ービス・ィン69を上昇してチャンネルをバス・アウト
上の“Locat〆制御項71の4つのバイトの転送に
関連して4つのサービス・アウト信号のシーケンスで応
答せしめる。上述の如くこの制御項の4バイトのうちの
3つは頁〆モリ15.2中のオブジェクト貢空間を定め
、上記項の1つのバイトは予想された転送の方向を定義
する。制御ユニットはこの制御項を記憶して以下説明さ
れる変位因子の計算にそなえ、最後のサービス・アウト
の降下72に基づいて、制御ユニットはステータス・ィ
ン(74参照)に関連してバス・ィン(73参照)上に
装置終り(DE)及びチャンネル終り(CE)ステ−タ
ス信号を与える事によってLOCATE動作の完了を信
号する。
ービス・ィン69を上昇してチャンネルをバス・アウト
上の“Locat〆制御項71の4つのバイトの転送に
関連して4つのサービス・アウト信号のシーケンスで応
答せしめる。上述の如くこの制御項の4バイトのうちの
3つは頁〆モリ15.2中のオブジェクト貢空間を定め
、上記項の1つのバイトは予想された転送の方向を定義
する。制御ユニットはこの制御項を記憶して以下説明さ
れる変位因子の計算にそなえ、最後のサービス・アウト
の降下72に基づいて、制御ユニットはステータス・ィ
ン(74参照)に関連してバス・ィン(73参照)上に
装置終り(DE)及びチャンネル終り(CE)ステ−タ
ス信号を与える事によってLOCATE動作の完了を信
号する。
制御ユニットは動作の完了を信号したとは云え、この動
作に関連して遂行すべき他の機能を有する。従って、制
御ユニットは制御項情報の妥当性をチェックし、変位因
子を計算し、この間にチャンネルは終りステータスの受
信に関連するホールド・アウトを終了する(75参照)
。制御ユニットは時間の基準点としてホールド・アウト
の降下をロール・モード変位の計算に使用する。
作に関連して遂行すべき他の機能を有する。従って、制
御ユニットは制御項情報の妥当性をチェックし、変位因
子を計算し、この間にチャンネルは終りステータスの受
信に関連するホールド・アウトを終了する(75参照)
。制御ユニットは時間の基準点としてホールド・アウト
の降下をロール・モード変位の計算に使用する。
この計算の詳細は以下説明される。ステータス・ィンの
上昇(74参照)は同様にチャンネルを条件付けてLO
CATECCWの連鎖ビットを認識せしめてサプレス・
アウト及びサービス・アウトを上昇せしめる(76及び
77参照)。
上昇(74参照)は同様にチャンネルを条件付けてLO
CATECCWの連鎖ビットを認識せしめてサプレス・
アウト及びサービス・アウトを上昇せしめる(76及び
77参照)。
チャンネルが指令の連鎖に対して用意された事を制御ユ
ニットに知らせる通常の表示としてサービスするサプレ
ス・アウト及びサービス・アウトの同時表示は制御ユニ
ットをして操作ィン(78参照)及びステータス・イン
(79参照)を終了せしめる。チャンネルが主メモリ1
0からREADもしくはWRITECCWを検索し、連
鎖動作の準備をなし、他方制御ユニットが同時にメモリ
15.2中の必要とされる頁〆モリ領域へのアクセスの
待ち時間を最小にするためのロール・モード変位因子を
予め計算している8川こよって示された中断の可変持続
時間の後に、チャンネルは制御ユニットをアドレス・ア
ウト(81参照)及びバス・アウト上のアドレス情報(
83参照)によって再選択する。
ニットに知らせる通常の表示としてサービスするサプレ
ス・アウト及びサービス・アウトの同時表示は制御ユニ
ットをして操作ィン(78参照)及びステータス・イン
(79参照)を終了せしめる。チャンネルが主メモリ1
0からREADもしくはWRITECCWを検索し、連
鎖動作の準備をなし、他方制御ユニットが同時にメモリ
15.2中の必要とされる頁〆モリ領域へのアクセスの
待ち時間を最小にするためのロール・モード変位因子を
予め計算している8川こよって示された中断の可変持続
時間の後に、チャンネルは制御ユニットをアドレス・ア
ウト(81参照)及びバス・アウト上のアドレス情報(
83参照)によって再選択する。
制御ユニットは通常の意味においてバス・ィン上の妥当
性アドレス(86参照)と関連して操作ィン(84参照
)及びアドレス・ィン(85参照)で応答する。チャン
ネルは次いで指令出力(87参照)及びバス・アウト上
に読取りもし〈は書込み指令信号(88参照)を発生す
る。不定の遅延(以下説明される>の後に制御ユニット
は本発明の新規な方法に従い、バス・ィン上の2バイト
の情報(91及び92参照)の転送と関連して2つのス
テータス・イン信号(89及び90参照)を発生する。
これ等の2バイトは制御ユニットによって計算されたロ
ール・モード変位因子を表示する。このトランザクショ
ンは任意の頁データが交換される前に完了しなければな
らない。ステータス・ィンの最後の降下(93参照)及
び(以下説明される)不定の他の時間間隔の後にロール
・モード位置のアクセス可能性を示す出発信号が制御ユ
ニット中で発生される。READもしくはWRITEC
CWに関連して制御ユニットがチャンネルによって適切
に選択されているならば、データの頁のバイトはもしそ
の動作がWRITE(95参照)ならば、バス・アウト
上にもし動作がREAD(96参照)であるならばバス
・イン上に転送される。もし動作がWRITEならばデ
ータの各バイトはデータ・ィンもしくはサービス・ィン
信号(97,98参照)のいずれかによって要求され、
データ・アウトもしくはサービス・アウト信号(99,
100参照)と関連して送られる。もし動作がREMD
ならばデータの各バイトはデータ・インもしくはサービ
ス・イン信号のいずれかでチャンネルに送られ、データ
・アウトもしくはサービス・アウト信号のいずれかによ
ってチャンネルによって肯定応答される。第5図は第6
図に概略的に示された例示的頁〆モリ組織に関連してロ
ール・モード変位因子を計算するための制御ユニット論
理装置を示す。
性アドレス(86参照)と関連して操作ィン(84参照
)及びアドレス・ィン(85参照)で応答する。チャン
ネルは次いで指令出力(87参照)及びバス・アウト上
に読取りもし〈は書込み指令信号(88参照)を発生す
る。不定の遅延(以下説明される>の後に制御ユニット
は本発明の新規な方法に従い、バス・ィン上の2バイト
の情報(91及び92参照)の転送と関連して2つのス
テータス・イン信号(89及び90参照)を発生する。
これ等の2バイトは制御ユニットによって計算されたロ
ール・モード変位因子を表示する。このトランザクショ
ンは任意の頁データが交換される前に完了しなければな
らない。ステータス・ィンの最後の降下(93参照)及
び(以下説明される)不定の他の時間間隔の後にロール
・モード位置のアクセス可能性を示す出発信号が制御ユ
ニット中で発生される。READもしくはWRITEC
CWに関連して制御ユニットがチャンネルによって適切
に選択されているならば、データの頁のバイトはもしそ
の動作がWRITE(95参照)ならば、バス・アウト
上にもし動作がREAD(96参照)であるならばバス
・イン上に転送される。もし動作がWRITEならばデ
ータの各バイトはデータ・ィンもしくはサービス・ィン
信号(97,98参照)のいずれかによって要求され、
データ・アウトもしくはサービス・アウト信号(99,
100参照)と関連して送られる。もし動作がREMD
ならばデータの各バイトはデータ・インもしくはサービ
ス・イン信号のいずれかでチャンネルに送られ、データ
・アウトもしくはサービス・アウト信号のいずれかによ
ってチャンネルによって肯定応答される。第5図は第6
図に概略的に示された例示的頁〆モリ組織に関連してロ
ール・モード変位因子を計算するための制御ユニット論
理装置を示す。
この例示的メモリは1頁中の相次ぐバイトの1群のビッ
トが並列にアクセス可能であり、1頁中のバイトの相次
ぐ群が予定の率及び巡回ベースで順次アクセス可能な様
に動的シフト・レジスタ・ループに組織化された複数個
のCCDメモリ配列体チップより成る。従って、各頁の
最初のバイトは同一頁の最後のバイトの後に順次アクセ
ス可能である。このメモリは多くの異なる頁の対応する
順序を有するビットが介在されたメモリになる様に組織
化され、要するにループの共通群上に介在する頁がわず
かの時間オフセットでランダム・アクセス・ベースでア
クセス可能である様にされている。任意の頁中の個々の
バイトは巡回ベースによってのみアクセス可能である。
このメモリは非選択頁群のおそい再生クロッキング及び
選択貢群の高速言売取り/書込みクロッキングのために
組織化される。第6図に提案された如く、例示的メモリ
は各群が8個のカードより成る様にカードの多数の群に
組織化され得る。
トが並列にアクセス可能であり、1頁中のバイトの相次
ぐ群が予定の率及び巡回ベースで順次アクセス可能な様
に動的シフト・レジスタ・ループに組織化された複数個
のCCDメモリ配列体チップより成る。従って、各頁の
最初のバイトは同一頁の最後のバイトの後に順次アクセ
ス可能である。このメモリは多くの異なる頁の対応する
順序を有するビットが介在されたメモリになる様に組織
化され、要するにループの共通群上に介在する頁がわず
かの時間オフセットでランダム・アクセス・ベースでア
クセス可能である様にされている。任意の頁中の個々の
バイトは巡回ベースによってのみアクセス可能である。
このメモリは非選択頁群のおそい再生クロッキング及び
選択貢群の高速言売取り/書込みクロッキングのために
組織化される。第6図に提案された如く、例示的メモリ
は各群が8個のカードより成る様にカードの多数の群に
組織化され得る。
1つのこの様な群は150で示されている。
各カードは8行×9列に配列された72チップの長方形
配列体を含む。151の如き各チップは152において
提示された如く1句固の別個のダイナミック,シフト・
レジスタ・ルーフ。
配列体を含む。151の如き各チップは152において
提示された如く1句固の別個のダイナミック,シフト・
レジスタ・ルーフ。
でアクセスされる様に配列された多重CCDビット・メ
モリ回路を含む。各ループは4096ビットを記憶し得
る。ループ1に関連して提案された如く、各ループは8
個の異なる頁の512ビットを記憶する様に配列されて
いる(ループ1中には8頁分、即ち頁mからm十7迄の
各々中における最初の512バイト、即ちバイト0乃至
511中の最初のビット、即ちビット0が記憶される)
統合された16ループは128の異なる頁の各々中の5
12ビットが記憶され得る(ループ2は8頁分即ちm+
8乃至m+15の各々512ビットを記憶し、ループ3
は8頁即ち貢m+16乃至m+23の各々の512ビッ
トを記憶する等々である)。1つのカード行群の単一行
中の9個のチップの各々における対応ループ中の対応ビ
ット位置は1頁の1バイトの8個のビット及びパリティ
検査ビットを記憶して並列アクセスが出釆る様にされて
いる。
モリ回路を含む。各ループは4096ビットを記憶し得
る。ループ1に関連して提案された如く、各ループは8
個の異なる頁の512ビットを記憶する様に配列されて
いる(ループ1中には8頁分、即ち頁mからm十7迄の
各々中における最初の512バイト、即ちバイト0乃至
511中の最初のビット、即ちビット0が記憶される)
統合された16ループは128の異なる頁の各々中の5
12ビットが記憶され得る(ループ2は8頁分即ちm+
8乃至m+15の各々512ビットを記憶し、ループ3
は8頁即ち貢m+16乃至m+23の各々の512ビッ
トを記憶する等々である)。1つのカード行群の単一行
中の9個のチップの各々における対応ループ中の対応ビ
ット位置は1頁の1バイトの8個のビット及びパリティ
検査ビットを記憶して並列アクセスが出釆る様にされて
いる。
従って1カード行群中の1チップ行中のチップはインタ
ーリーブ構造で(とびとびに)128個の異なる頁の5
12バイト分を記憶し得る。1カード群の8個のカード
中の対応するチップ行は対応する頁の異なるバイトの記
憶のために連合されこれによって1カード群の8個のチ
ップ行中のチップが組合されて12靴固の異なる貢の各
各中の409&ゞィト(即ち8×5125 即ち128
個の異なる頁中のすべてのバイトを記憶出釆る様になっ
ている。
ーリーブ構造で(とびとびに)128個の異なる頁の5
12バイト分を記憶し得る。1カード群の8個のカード
中の対応するチップ行は対応する頁の異なるバイトの記
憶のために連合されこれによって1カード群の8個のチ
ップ行中のチップが組合されて12靴固の異なる貢の各
各中の409&ゞィト(即ち8×5125 即ち128
個の異なる頁中のすべてのバイトを記憶出釆る様になっ
ている。
1頁の相次ぐバイトは1カード群の相次ぐカード上の対
応するチップ行及びループ位置中に記憶される。
応するチップ行及びループ位置中に記憶される。
この様な8バイト群中の個々のバイト位置をアクセスす
るためのクロック・タイミングは時間がたがいちがし、
にされており、これによって8バイトの各群中の相次ぐ
バイトが同一頁の8バイトの次の群がアクセス可能にな
る直前迄連続的にアクセス可能される。第6図中の15
3中において示された如く、メモリは2つの異なった率
でクロック・タイミング・パルス信号を受信し、クロツ
ク・ソース153aから低率のパルスを、クロック・ソ
ース153bからは高率のクロックを受取る。
るためのクロック・タイミングは時間がたがいちがし、
にされており、これによって8バイトの各群中の相次ぐ
バイトが同一頁の8バイトの次の群がアクセス可能にな
る直前迄連続的にアクセス可能される。第6図中の15
3中において示された如く、メモリは2つの異なった率
でクロック・タイミング・パルス信号を受信し、クロツ
ク・ソース153aから低率のパルスを、クロック・ソ
ース153bからは高率のクロックを受取る。
遅い率のクロック・パルスは非選択カード群中の記憶状
態の再生のためのタイミングのためにすべての非選択カ
ード群に印加される。1頁が謙取られるか書込まれた後
に、選択された行中のループ位置をトラックするカウン
タ(後に説明される)は非選択カード中のループ(再生
)位置を定義するカウンタで位相同期される迄高率のク
ロツク・パルスによって、キャッチ・アップ・モードで
ステップされなくてはならない。
態の再生のためのタイミングのためにすべての非選択カ
ード群に印加される。1頁が謙取られるか書込まれた後
に、選択された行中のループ位置をトラックするカウン
タ(後に説明される)は非選択カード中のループ(再生
)位置を定義するカウンタで位相同期される迄高率のク
ロツク・パルスによって、キャッチ・アップ・モードで
ステップされなくてはならない。
これは以下明らかにされる如く変位因子の計算を複雑に
する。1 54で示された如くUOCATE制御項の貢
アドレス部内のビット群は、154aにおいて解読され
た後、1つのカード群を決定し、154Mこおいて骸群
中の8つの行の1つを決定し、154cにおいて該行の
各チップの16ループの1つを決定し、154cにおい
て指定された各ループ内の8頁時間位置の1つ154d
において決定する。
する。1 54で示された如くUOCATE制御項の貢
アドレス部内のビット群は、154aにおいて解読され
た後、1つのカード群を決定し、154Mこおいて骸群
中の8つの行の1つを決定し、154cにおいて該行の
各チップの16ループの1つを決定し、154cにおい
て指定された各ループ内の8頁時間位置の1つ154d
において決定する。
第5図は変位因子を計算するための制御ユニット中の論
理装置を示す。線20川ま新しく転送されたLOCAT
E制御項(第4図の71を参照)のカード及び行指定部
を受取る。レジスタ20川ま最後の前にアクセスされた
頁〆モリ領域に関連する対応アドレス情報を保持してい
る。後に説明されるタイミング連鎖がLOCATE制御
項の受信に時間的に基準をおかれるタイミング・パルス
機能TO−T4(第4図の最下部参照)を発生する。T
Oにおいて比較論理回路202は線200上の新しいL
OCATEアドレスをレジスタ201中の前のLOCA
TEアドレスと比較する。新しく指定された頁〆モリ城
を含むカード行が最後の前にアクセスされた頁〆モリ域
を含むカード行と同じである事を示して、一致が検出さ
れると、“等”出力が回路202から発生され、AND
ゲート回路203が条件付けられる。もし新しく指定さ
れた貢域が異なるカード行中に存在する事を意味して、
比較の結果が不等ならば、回路202はANDゲート回
路204を条件付ける“不等”出力を発生する。S(低
率)カウンタ205はタイミング・ソース153a(第
6図)からの低率クロック・パルスによってステップさ
れ、再生されつつあるアイドル・カード行内の貢時間位
置が決定される。
理装置を示す。線20川ま新しく転送されたLOCAT
E制御項(第4図の71を参照)のカード及び行指定部
を受取る。レジスタ20川ま最後の前にアクセスされた
頁〆モリ領域に関連する対応アドレス情報を保持してい
る。後に説明されるタイミング連鎖がLOCATE制御
項の受信に時間的に基準をおかれるタイミング・パルス
機能TO−T4(第4図の最下部参照)を発生する。T
Oにおいて比較論理回路202は線200上の新しいL
OCATEアドレスをレジスタ201中の前のLOCA
TEアドレスと比較する。新しく指定された頁〆モリ城
を含むカード行が最後の前にアクセスされた頁〆モリ域
を含むカード行と同じである事を示して、一致が検出さ
れると、“等”出力が回路202から発生され、AND
ゲート回路203が条件付けられる。もし新しく指定さ
れた貢域が異なるカード行中に存在する事を意味して、
比較の結果が不等ならば、回路202はANDゲート回
路204を条件付ける“不等”出力を発生する。S(低
率)カウンタ205はタイミング・ソース153a(第
6図)からの低率クロック・パルスによってステップさ
れ、再生されつつあるアイドル・カード行内の貢時間位
置が決定される。
このSカウンタの出力はゲート回路204に印如され、
“不等”出力状態が比較回路202によって発生される
時にORゲート回路206に通過される。時刻T1(第
4図の最下部参照)において、ORゲート206によっ
て通過された情報は新しく指定された頁のインターリー
ブ位置と関連する低位因子によって増補されてAカウン
タ207にセットされる。Aカウンタはソース153b
(第6図)からの高率パルスによって連続的にステップ
され、この時、新しく指定された頁内の位置のトラッキ
ングを開始する。
“不等”出力状態が比較回路202によって発生される
時にORゲート回路206に通過される。時刻T1(第
4図の最下部参照)において、ORゲート206によっ
て通過された情報は新しく指定された頁のインターリー
ブ位置と関連する低位因子によって増補されてAカウン
タ207にセットされる。Aカウンタはソース153b
(第6図)からの高率パルスによって連続的にステップ
され、この時、新しく指定された頁内の位置のトラッキ
ングを開始する。
同時刻TIにソース153bからのクロック・パルスは
線200上に最後に受取られた情報によって指定された
カード群中のチップ行に印加される。従ってこれ等のカ
ードはソース153bに関連する高率で巡回する。同様
にTIにおいて線200上の新しいLOCATEアドレ
スはしジスタ201へ導入される。その後時刻T2(第
4図の最下部参照)に、加算器208は線209を介し
てAカウンタ207の現在の数値及び以下説明される2
つの定数の1つを受取りこれ等の2数の和(4096を
法とする)を形成する。
線200上に最後に受取られた情報によって指定された
カード群中のチップ行に印加される。従ってこれ等のカ
ードはソース153bに関連する高率で巡回する。同様
にTIにおいて線200上の新しいLOCATEアドレ
スはしジスタ201へ導入される。その後時刻T2(第
4図の最下部参照)に、加算器208は線209を介し
てAカウンタ207の現在の数値及び以下説明される2
つの定数の1つを受取りこれ等の2数の和(4096を
法とする)を形成する。
この結果は上述のロール・モード変位因子を表わすディ
ジツトを含む。サンプルされたAカウントに加算さるべ
く選択された定数はORゲート回路210及び2つのA
NDゲート回路2 1 1もしくは2 1 2の1つを
介して加算器208に通過される。
ジツトを含む。サンプルされたAカウントに加算さるべ
く選択された定数はORゲート回路210及び2つのA
NDゲート回路2 1 1もしくは2 1 2の1つを
介して加算器208に通過される。
もしREAD動作が新しく受信されたLOCATE制御
項によって指定されると、ゲート211が線213上の
信号を介して条件付けられ、線214を介して受取られ
る“議取り”定数関数の表示CRを転送する。もしWR
ITE動作が指定されると、線215上の信号によって
ゲ−ト212が条件付けられ、線216を介して受信さ
れる関連する“書込み”定数CWの表示を転送する。定
数CRは主メモリー0(第1図)に対する単一アクセス
を完了しREADCCWをフェッチし、このCCWに関
連する制御ユニット選択動作を準備するためにチャンネ
ルによって必要とされる最小の時間の関数である。定数
CWはWRITECCWを探索し、次いで関連制御ユニ
ットの選択を準備し、次いで主メモリを再アクセスし及
びデータリゞィトの初期群をその後の制御ユニットのデ
ータ転送のために備えて、チャンネル。バッファ中に準
備するためにチャンネルによって必要とされる最小の時
間の関数である。主メモリをアクセスするのに必要とさ
れるチャンネルによって必要とされる最小の時間はチャ
ンネルが他のチャンネルとの回線争奪による、もしくは
メモリ誤動作の如き他の原因による任意の認められる遅
延に糟遇しない時に必要とされる時間である。T3にお
いて、加算器208によって発生される結果はしジス夕
217中にラッチされ、該結果の1部はロール・モード
変位因子としてチャンネルに転送されるために線218
上に利用可能となる。
項によって指定されると、ゲート211が線213上の
信号を介して条件付けられ、線214を介して受取られ
る“議取り”定数関数の表示CRを転送する。もしWR
ITE動作が指定されると、線215上の信号によって
ゲ−ト212が条件付けられ、線216を介して受信さ
れる関連する“書込み”定数CWの表示を転送する。定
数CRは主メモリー0(第1図)に対する単一アクセス
を完了しREADCCWをフェッチし、このCCWに関
連する制御ユニット選択動作を準備するためにチャンネ
ルによって必要とされる最小の時間の関数である。定数
CWはWRITECCWを探索し、次いで関連制御ユニ
ットの選択を準備し、次いで主メモリを再アクセスし及
びデータリゞィトの初期群をその後の制御ユニットのデ
ータ転送のために備えて、チャンネル。バッファ中に準
備するためにチャンネルによって必要とされる最小の時
間の関数である。主メモリをアクセスするのに必要とさ
れるチャンネルによって必要とされる最小の時間はチャ
ンネルが他のチャンネルとの回線争奪による、もしくは
メモリ誤動作の如き他の原因による任意の認められる遅
延に糟遇しない時に必要とされる時間である。T3にお
いて、加算器208によって発生される結果はしジス夕
217中にラッチされ、該結果の1部はロール・モード
変位因子としてチャンネルに転送されるために線218
上に利用可能となる。
選択された貢内の時間/バイト位置を表わす、レジスタ
217の全出力は比較回路219中でAカウンタ207
の状態と比較される。上述の如くTIの後にAカウンタ
は新しく指示された貢内のバイト時間位置をトラックす
る。比較の一致が検出される時、回路219はラッチ2
20をセットする。セット状態において、ラッチ22川
ま線221上に開始/停止信号を与える(第4図94参
照)。この信号はチャンネルに関連してデータの転送を
開始するため制御ユニットを部分的に条件付ける。その
後、ラツチ22川ま線222の信号T5によってリセッ
トされる。ラッチ220のセット出力及び比較回路21
9の一致出力は同様にAND回路223に印加され得る
。
217の全出力は比較回路219中でAカウンタ207
の状態と比較される。上述の如くTIの後にAカウンタ
は新しく指示された貢内のバイト時間位置をトラックす
る。比較の一致が検出される時、回路219はラッチ2
20をセットする。セット状態において、ラッチ22川
ま線221上に開始/停止信号を与える(第4図94参
照)。この信号はチャンネルに関連してデータの転送を
開始するため制御ユニットを部分的に条件付ける。その
後、ラツチ22川ま線222の信号T5によってリセッ
トされる。ラッチ220のセット出力及び比較回路21
9の一致出力は同様にAND回路223に印加され得る
。
ラッチ22川まゲート223を条件付けるために時間に
おいて最初は遅すぎる様にセットされるが、ラツチはA
カウンタが全計数サイクルを通してステップされる様に
十分な時間セット状態に残される。ここで回路219の
一致出力は繰返され、この間ラツチ220のセット出力
はアップ状態に保持される。これによってANDゲート
223は線224を介して受取る一致したAカウント値
をBカゥンタ225に通過させる事が出来る。Bカゥン
夕225はデータ転送動作が完了する迄、高率カウンタ
153b(第6図)からのパルスによって連続的にステ
ップされる。この時間から先はB及びAカウンタは同一
値を含み、同期してステップする。これによってBカウ
ンタは1頁転送が完了した後そして選択された群が、低
率で巡回している他の群に造ついている時に1カード群
中の1つのカード行の巡回的トラッキングを続ける事を
可能とし、これによってAカウンタは現在の転送が完結
する時に他の転送のために備えて直ちに自由になる。も
しREADもしくはWRITE指令信号(R/Wcmd
)が開始/停止信号の付勢のかなり前に受取られると、
制御ユニット中の図示された回路はバス・ィン(第4図
の91,92参照)を介して線218から変位因子をチ
ャンネルに転送し、上述の如くチャンネル・インターフ
ェースに関してデータの頁を交換する様に動作する。
おいて最初は遅すぎる様にセットされるが、ラツチはA
カウンタが全計数サイクルを通してステップされる様に
十分な時間セット状態に残される。ここで回路219の
一致出力は繰返され、この間ラツチ220のセット出力
はアップ状態に保持される。これによってANDゲート
223は線224を介して受取る一致したAカウント値
をBカゥンタ225に通過させる事が出来る。Bカゥン
夕225はデータ転送動作が完了する迄、高率カウンタ
153b(第6図)からのパルスによって連続的にステ
ップされる。この時間から先はB及びAカウンタは同一
値を含み、同期してステップする。これによってBカウ
ンタは1頁転送が完了した後そして選択された群が、低
率で巡回している他の群に造ついている時に1カード群
中の1つのカード行の巡回的トラッキングを続ける事を
可能とし、これによってAカウンタは現在の転送が完結
する時に他の転送のために備えて直ちに自由になる。も
しREADもしくはWRITE指令信号(R/Wcmd
)が開始/停止信号の付勢のかなり前に受取られると、
制御ユニット中の図示された回路はバス・ィン(第4図
の91,92参照)を介して線218から変位因子をチ
ャンネルに転送し、上述の如くチャンネル・インターフ
ェースに関してデータの頁を交換する様に動作する。
R/Wcmd信号が遅すぎて受取られ、指示された頁の
再サイクリングなくデータ転送が開始されると、制御ユ
ニットは変位因子を再計算し、遅延されたベースの転送
を開始するため2つのモードの1つで動作する。1つ合
モードでは制御ユニット論理装置はこれが(レジスタの
出力線218から)予め計算された変位因子をチャンネ
ルに送る前にR/W cmd信号の最新の受信を認識し
、適切な新しい変位因子を再計算する間にチャンネルに
向うその信号を単に遅延させる。
再サイクリングなくデータ転送が開始されると、制御ユ
ニットは変位因子を再計算し、遅延されたベースの転送
を開始するため2つのモードの1つで動作する。1つ合
モードでは制御ユニット論理装置はこれが(レジスタの
出力線218から)予め計算された変位因子をチャンネ
ルに送る前にR/W cmd信号の最新の受信を認識し
、適切な新しい変位因子を再計算する間にチャンネルに
向うその信号を単に遅延させる。
次いでこの新しい因子がチャンネルに通過される。チャ
ンネルによって調べられる時、この動作は切れ目なく、
通常の如く進行する。他のモードにおいては、制御ユニ
ットは変位因子をチャンネルに送った後にR/W cm
dの遅い受信を認識する。このモードで、制御ユニット
は米国特許第3688274号に従って指令の再試行を
譲起する。この動作において、制御ユニットは完了ステ
ータス信号(CE、DE)に関連してユニット検査(U
C)及びステータス修正子(SM)を転送し、チャンネ
ルは最後に実行されたCCW(即ちREADもしくはW
RITECCW)を再フェツチし、関連する指令機能を
再実行することによって応答する。信号TO−T5を発
生するための論理装置は第5図の230で示されている
。
ンネルによって調べられる時、この動作は切れ目なく、
通常の如く進行する。他のモードにおいては、制御ユニ
ットは変位因子をチャンネルに送った後にR/W cm
dの遅い受信を認識する。このモードで、制御ユニット
は米国特許第3688274号に従って指令の再試行を
譲起する。この動作において、制御ユニットは完了ステ
ータス信号(CE、DE)に関連してユニット検査(U
C)及びステータス修正子(SM)を転送し、チャンネ
ルは最後に実行されたCCW(即ちREADもしくはW
RITECCW)を再フェツチし、関連する指令機能を
再実行することによって応答する。信号TO−T5を発
生するための論理装置は第5図の230で示されている
。
この様な論理装置は線232上の信号によって非同期的
に開始され得、線233上のT5信号によってアイドル
状態にリセットされ得るタイミング連鎖回路231を含
む。開始される時、回路231はカウン夕として動作し
、TO−T4に関連する状態を含む離散状態を介して図
示されないクロック・パルスによってステップされる。
開始させる信号はOR回路234を介していくつかのソ
ースの1つからの線232に転送される。転送動作の通
常のシーケンスにおいては、開始信号は線235を介し
て受信され、図示されないラッチのセット状態遷移によ
って示される如く新しいLOCATEアドレスの受信を
表わす。
に開始され得、線233上のT5信号によってアイドル
状態にリセットされ得るタイミング連鎖回路231を含
む。開始される時、回路231はカウン夕として動作し
、TO−T4に関連する状態を含む離散状態を介して図
示されないクロック・パルスによってステップされる。
開始させる信号はOR回路234を介していくつかのソ
ースの1つからの線232に転送される。転送動作の通
常のシーケンスにおいては、開始信号は線235を介し
て受信され、図示されないラッチのセット状態遷移によ
って示される如く新しいLOCATEアドレスの受信を
表わす。
同一信号はT2でリセツトされたラツチ236をセット
する。ラツチ236のセット状態はAND回路237及
び238を準備し(条件付け)、信号TO及びTIをタ
イミング回路231のその後のステップ動作中に発生せ
しめる。この理由は以下明確にされ得る。線235の付
勢の後に信号TO−T4は上記の付勢に関連する予定の
時間毎に、順次発生され、第5図の他の回路の通常の動
作を制御する。
する。ラツチ236のセット状態はAND回路237及
び238を準備し(条件付け)、信号TO及びTIをタ
イミング回路231のその後のステップ動作中に発生せ
しめる。この理由は以下明確にされ得る。線235の付
勢の後に信号TO−T4は上記の付勢に関連する予定の
時間毎に、順次発生され、第5図の他の回路の通常の動
作を制御する。
従ってTOにおいて回路202はゲート203もしくは
ゲート204を条件付け、夫々Bカウン夕225もしく
はSカウン夕205の瞬間的値をAカウンタ207に通
過させる。上述の如く、Bカウンタは前の転送中及びキ
ャッチ・アップ期間中に最後の前に選択されたカード行
中の頁位置をトラツクしてる。その後、BカウンタはS
カウンタ値にセットされ、Sカウンタをステップする低
率クロック・ソ−ス竃53aからステップ・パルスを受
取る様にスイッチされ、前に選択されたカード行は低率
(再生のため)でクロックされる。従ってもし回路20
2が(前に選択されたカード行が再選択された事を意味
して)等しい事を検出すると、Bカウンタ値が(高率で
ステップを連続させる)カウンタ207へ転送され、選
択されたカード行が直ちに高率クロック・ソ−ス153
bに結合され、Aカウン夕がその後選択された行と同期
して前進される。他方もし回路202が(異なる行が選
択された事を意味して)不等を検出すると、新しいアド
レス行の低率の再生サイクル位置に関連してSカウンタ
位置がAカウンタの転送され、その後Aカウンタ及び新
しいアドレス行が高率において同期されてサイクルこれ
、T2において、加算器208Gま変位因子を含むロー
ル。モード・アドレスを発生し、これはT3にレジスタ
217に記憶される。T4において「 ラツチ220‘
まセットされ、これによってチャンネルからのR/Wc
md信号の受信の適時性を決定するため開始/停止線2
21上に基準信号を発生する。もしRノWcmd信号が
この基準信号の前に受信されるならば、制御ユニット中
の図示されない回路が変位因子をチャンネルに転送する
。もし制御ユニットがその後R/W cmd受信が遅す
ぎた事を決定すると(即ちもし基準信号が変位アドレス
の転送が第4図の250‘こおいて図示されたチャンネ
ルからサービス・アウト信号によって完全に肯定応答さ
れる前に生ずると)制御ユニットは前に説明された如き
指令の再試行動作を開始する。そうでない時はデータ転
送動作は通常のベースで遂行される。もし制御ユニット
が極めて遅いRノW cmd信号を認識すると(即ち開
始タイミング基準と一致するかもしくは遅いと)、制御
ユニットは変位因子の転送を単に遅延し、新しい因子を
計算し、新しい因子をチャンネルに転送させ、トランス
ベアレント遅延ベースでDASDを開始するためにチャ
ンネルに新しい因子を転送する。R/W cmdの受信
が遅い上述のいずれの場合も、制御ユニットは加算器2
08及びレジスタ217を動作させて新しい変位因子を
用意しなければならない。
ゲート204を条件付け、夫々Bカウン夕225もしく
はSカウン夕205の瞬間的値をAカウンタ207に通
過させる。上述の如く、Bカウンタは前の転送中及びキ
ャッチ・アップ期間中に最後の前に選択されたカード行
中の頁位置をトラツクしてる。その後、BカウンタはS
カウンタ値にセットされ、Sカウンタをステップする低
率クロック・ソ−ス竃53aからステップ・パルスを受
取る様にスイッチされ、前に選択されたカード行は低率
(再生のため)でクロックされる。従ってもし回路20
2が(前に選択されたカード行が再選択された事を意味
して)等しい事を検出すると、Bカウンタ値が(高率で
ステップを連続させる)カウンタ207へ転送され、選
択されたカード行が直ちに高率クロック・ソ−ス153
bに結合され、Aカウン夕がその後選択された行と同期
して前進される。他方もし回路202が(異なる行が選
択された事を意味して)不等を検出すると、新しいアド
レス行の低率の再生サイクル位置に関連してSカウンタ
位置がAカウンタの転送され、その後Aカウンタ及び新
しいアドレス行が高率において同期されてサイクルこれ
、T2において、加算器208Gま変位因子を含むロー
ル。モード・アドレスを発生し、これはT3にレジスタ
217に記憶される。T4において「 ラツチ220‘
まセットされ、これによってチャンネルからのR/Wc
md信号の受信の適時性を決定するため開始/停止線2
21上に基準信号を発生する。もしRノWcmd信号が
この基準信号の前に受信されるならば、制御ユニット中
の図示されない回路が変位因子をチャンネルに転送する
。もし制御ユニットがその後R/W cmd受信が遅す
ぎた事を決定すると(即ちもし基準信号が変位アドレス
の転送が第4図の250‘こおいて図示されたチャンネ
ルからサービス・アウト信号によって完全に肯定応答さ
れる前に生ずると)制御ユニットは前に説明された如き
指令の再試行動作を開始する。そうでない時はデータ転
送動作は通常のベースで遂行される。もし制御ユニット
が極めて遅いRノW cmd信号を認識すると(即ち開
始タイミング基準と一致するかもしくは遅いと)、制御
ユニットは変位因子の転送を単に遅延し、新しい因子を
計算し、新しい因子をチャンネルに転送させ、トランス
ベアレント遅延ベースでDASDを開始するためにチャ
ンネルに新しい因子を転送する。R/W cmdの受信
が遅い上述のいずれの場合も、制御ユニットは加算器2
08及びレジスタ217を動作させて新しい変位因子を
用意しなければならない。
変位因子の転送が開始された後にR/W cmdが受信
される再試行の場合には、制御ユニットは再試行ステー
タスを信号する時間上の点がAND回路260及びOR
回路234を動作させこれによってタイミング連鎖回路
231を再開始させるのに使用される。このタイミング
連鎖回路231中、ラツチ236はリセット状態に残さ
れ、ゲート237及び238はTO及びTIを発生出釆
なくされる。従って回路202−204及び206のカ
ウント開始機能はスキップされ(Aカウンタ及び指定さ
れた行はすでに同期している入加算器208「レジスタ
217及び比較装置219に関連する機能のみが繰返さ
れる(再試行ステータスの転送を時間的に参照し、この
間チャンネルはCCWを再準備し及びR/W cmd信
号の転送を再実行する)。極めて遅い場合は、開始基準
と一致しもし〈は遅れるR/W cmd信号の受信が連
鎖回路231の動作を開始させるためANDゲート26
1及びOR回路234を動作させるための時間の参照
点として使用される。
される再試行の場合には、制御ユニットは再試行ステー
タスを信号する時間上の点がAND回路260及びOR
回路234を動作させこれによってタイミング連鎖回路
231を再開始させるのに使用される。このタイミング
連鎖回路231中、ラツチ236はリセット状態に残さ
れ、ゲート237及び238はTO及びTIを発生出釆
なくされる。従って回路202−204及び206のカ
ウント開始機能はスキップされ(Aカウンタ及び指定さ
れた行はすでに同期している入加算器208「レジスタ
217及び比較装置219に関連する機能のみが繰返さ
れる(再試行ステータスの転送を時間的に参照し、この
間チャンネルはCCWを再準備し及びR/W cmd信
号の転送を再実行する)。極めて遅い場合は、開始基準
と一致しもし〈は遅れるR/W cmd信号の受信が連
鎖回路231の動作を開始させるためANDゲート26
1及びOR回路234を動作させるための時間の参照
点として使用される。
ここで再びゲート237及び238はTO及びTIを抑
圧し、回路208及び217は遅延されたベース(R/
W cmd信号の受信に関連して)チャンネルに送られ
る新しい変位因子を用意する様に動作する。上述の再試
行及び極めて遅い場合のタイミングは第7図に示されて
いる。
圧し、回路208及び217は遅延されたベース(R/
W cmd信号の受信に関連して)チャンネルに送られ
る新しい変位因子を用意する様に動作する。上述の再試
行及び極めて遅い場合のタイミングは第7図に示されて
いる。
極めて遅い場合には、開始基準は、RノW cmd信号
が281で示された如く受取られつつある間に任意の変
位因子の情報の転送の前に影の付された間隔で生ずる。
再試行の場合には、開始基準は283及び284に変位
因子バイトの転送中もしくは後に282において示され
た如く生じる。制御ユニットとして286(CE,DE
,UC及びSM)でチャンネルに再試行ステータスを提
示せしめる。第8図は制御ユニットによって発生された
ロール・モード変位因子を受取り、使用するチャンネル
論理装置を概略的に示す。
が281で示された如く受取られつつある間に任意の変
位因子の情報の転送の前に影の付された間隔で生ずる。
再試行の場合には、開始基準は283及び284に変位
因子バイトの転送中もしくは後に282において示され
た如く生じる。制御ユニットとして286(CE,DE
,UC及びSM)でチャンネルに再試行ステータスを提
示せしめる。第8図は制御ユニットによって発生された
ロール・モード変位因子を受取り、使用するチャンネル
論理装置を概略的に示す。
変位因子はステータス・ィン上のタグ信号(第4図89
,90参照)を伴ってバス・ィン上に1時に1バイトを
受取る2バイト数である(第4図91,92参照)。高
位のバイトが最初に受取られ、形式&縄bbbbを有す
る。ここでbビットは変位因子数の有意の高位のビット
を表わす1及び0ビットであり、xビットは非有意(不
問)ビットであり、fビットはこの様にして転送される
ステータス情報(第4図62,65参照)から変位因子
を区別するフラッグである。変位因子情報が転送される
時はfビット値は0であり、他方ステータス情報が転送
される時は、該値は1である。変位因子の下位バイトは
形式bbooooooを有し、ここで6個の最下位ビッ
トは常に0であり(なんとなればチャンネルは以下説明
される如く、64バイトの群として主メモリをデータを
交換し、従ってこの様な転送のための主メモIJ‘こ対
するすべてのアドレスは6心ゞイトの境界(区域)を画
定するからである)及びbビットは変数1及び0値を有
する。変位因子バイトは299においてBUSIN上に
受信され、レジスタ300のバイト・セクションへ挿入
される。
,90参照)を伴ってバス・ィン上に1時に1バイトを
受取る2バイト数である(第4図91,92参照)。高
位のバイトが最初に受取られ、形式&縄bbbbを有す
る。ここでbビットは変位因子数の有意の高位のビット
を表わす1及び0ビットであり、xビットは非有意(不
問)ビットであり、fビットはこの様にして転送される
ステータス情報(第4図62,65参照)から変位因子
を区別するフラッグである。変位因子情報が転送される
時はfビット値は0であり、他方ステータス情報が転送
される時は、該値は1である。変位因子の下位バイトは
形式bbooooooを有し、ここで6個の最下位ビッ
トは常に0であり(なんとなればチャンネルは以下説明
される如く、64バイトの群として主メモリをデータを
交換し、従ってこの様な転送のための主メモIJ‘こ対
するすべてのアドレスは6心ゞイトの境界(区域)を画
定するからである)及びbビットは変数1及び0値を有
する。変位因子バイトは299においてBUSIN上に
受信され、レジスタ300のバイト・セクションへ挿入
される。
唯2つのバイト・セクションを有する如く示されている
が、このレジス外ま明らかに他のセクションを有し得、
もし有する時はすべて0にセットされる。変位因子の高
位バイトは302において印加される変位因子ゲート信
号DFIの制御の下にレジスタ300の左手の高位セク
ション301に記憶される。変位因子の低位バイトは3
04に印加されるゲート信号DF2の制御の下にレジス
タ300の最下位バイト・セクション303へ挿入され
る。ゲート信号DFIは反転器306、ステータス1ィ
ン線307及びセット/リセット・ラツチ309のセッ
ト出力308から同時に受取られる信号に応答してAN
Dゲート305によって発生される。
が、このレジス外ま明らかに他のセクションを有し得、
もし有する時はすべて0にセットされる。変位因子の高
位バイトは302において印加される変位因子ゲート信
号DFIの制御の下にレジスタ300の左手の高位セク
ション301に記憶される。変位因子の低位バイトは3
04に印加されるゲート信号DF2の制御の下にレジス
タ300の最下位バイト・セクション303へ挿入され
る。ゲート信号DFIは反転器306、ステータス1ィ
ン線307及びセット/リセット・ラツチ309のセッ
ト出力308から同時に受取られる信号に応答してAN
Dゲート305によって発生される。
反転器306はバス・ィンの最高位のビット線310か
ら入力を受取り、この線に現われるビット信号を反転さ
れる。ラツチ309は、頁〆モリ・アドレスがアドレス
・ィンを伴なつてバス・ィン上に受取られ(第4図の8
6,85参照)、回路310‘こよって認識される。バ
ス・イン上の0の高位ビットは変位因子の高位バイトは
転送されつつある時にのみステータス・ィンの付勢と一
致するので、ANDゲート305はこのバイトが転送さ
れつつある時のみDFI信号を転送する。レジスタ・セ
クション301の入力へのゲートを加えて、DFIはラ
ツチ31 1をセットち、ラツチ309をリセットする
。セット条件においてラッチ31 1はゲート信号DF
2を発生するためのANDゲート312を条件付ける。
ゲート312はラツチ311のセット条件、ラツチ30
9のリセット条件及びステータス・ィンの付勢の同時発
生に応答して動作する。従って、DF2は変位因子の第
2(最下位)バイトの到着と一致する。レジスタ・セク
ション303へ変位因子の低位バイトをゲートするのに
加えて、DF2はラツチ311をリセットする。変位因
子はしジスタ300へロードされる時、最初の3バイト
(24ビット)データ・アドレス値がゲート321及び
バス線322を介してレジスタ32川こ転送される。
ら入力を受取り、この線に現われるビット信号を反転さ
れる。ラツチ309は、頁〆モリ・アドレスがアドレス
・ィンを伴なつてバス・ィン上に受取られ(第4図の8
6,85参照)、回路310‘こよって認識される。バ
ス・イン上の0の高位ビットは変位因子の高位バイトは
転送されつつある時にのみステータス・ィンの付勢と一
致するので、ANDゲート305はこのバイトが転送さ
れつつある時のみDFI信号を転送する。レジスタ・セ
クション301の入力へのゲートを加えて、DFIはラ
ツチ31 1をセットち、ラツチ309をリセットする
。セット条件においてラッチ31 1はゲート信号DF
2を発生するためのANDゲート312を条件付ける。
ゲート312はラツチ311のセット条件、ラツチ30
9のリセット条件及びステータス・ィンの付勢の同時発
生に応答して動作する。従って、DF2は変位因子の第
2(最下位)バイトの到着と一致する。レジスタ・セク
ション303へ変位因子の低位バイトをゲートするのに
加えて、DF2はラツチ311をリセットする。変位因
子はしジスタ300へロードされる時、最初の3バイト
(24ビット)データ・アドレス値がゲート321及び
バス線322を介してレジスタ32川こ転送される。
新しい(最も新しく検索された)CCWの上述のデータ
・アドレス項に対応する最初の値は(バイトの有意性が
減少する順序に)bbbbbbbbbbbbooooo
oooooooなる形式を有する。
・アドレス項に対応する最初の値は(バイトの有意性が
減少する順序に)bbbbbbbbbbbbooooo
oooooooなる形式を有する。
ここで12個の下位ビットは上述の如く主メモリの40
96(即ち公2)バイトの頁〆モリ域の容易に同定可能
な境界のアドレスを画定するために常にすべて0でなけ
れはならない。12の高位ビットbは任意の構成の1及
び0値を有し得る。
96(即ち公2)バイトの頁〆モリ域の容易に同定可能
な境界のアドレスを画定するために常にすべて0でなけ
れはならない。12の高位ビットbは任意の構成の1及
び0値を有し得る。
レジス夕300及び320が共に変位因子及び初期アド
レスで夫々ロードされた時、加算器323はこの値の和
を生ずる様に動作する。
レスで夫々ロードされた時、加算器323はこの値の和
を生ずる様に動作する。
全部でない迄も多くの現代のチャンネルはこの機能を遂
行し得る加算器を含み、アクセスし得る。加算器323
の結果の出力は328及び326で示されたゲートを経
てレジス夕324へ導入される。ゲート325は結果の
12個の最下位ビットを、ゲート326は結果の12個
の高位ビットを夫々12ビット・セクションへ転送する
。ゲート325及び326は共にその特定の転送のため
に及び加算器323及びレジスタ324間の情報の他の
転送のためにィネーブルされる。しかしながら、以下説
明される或る条件の下に、ゲート325はすべて0をレ
ジスタ324の下位セクションに強制する様に脱勢され
る。レジスタ324中の結果の値はレジスタ320へそ
の後転送される。
行し得る加算器を含み、アクセスし得る。加算器323
の結果の出力は328及び326で示されたゲートを経
てレジス夕324へ導入される。ゲート325は結果の
12個の最下位ビットを、ゲート326は結果の12個
の高位ビットを夫々12ビット・セクションへ転送する
。ゲート325及び326は共にその特定の転送のため
に及び加算器323及びレジスタ324間の情報の他の
転送のためにィネーブルされる。しかしながら、以下説
明される或る条件の下に、ゲート325はすべて0をレ
ジスタ324の下位セクションに強制する様に脱勢され
る。レジスタ324中の結果の値はレジスタ320へそ
の後転送される。
効率のために現在考察中のチャンネルは主メモリとバイ
ト並列ベースで、好ましくは多重バイトの群でデータを
交換する様に適合されていなくてはならない。説明され
ている実施例では、この転送中に64ゞィトの群に関連
して遂行される。従って、6心ゞィトのデータの最初の
群がREAD指令動作により制御ユニットから受取られ
、図示されないチャンネル・データ・バッファ中でアセ
ンブルされる時もしくはWRITE指令動作に基づいて
チャンネルが王〆モリからデータの64のバイトの最初
の群を受取る用意がある時、レジスタ320中に記憶さ
れたアーギメント・アドレス値は修正される事なく加算
器323及びレジスタ324を通して巡回され、バス3
27を介して主メモリ中のアドレス制御装置に提示され
「レジスタ320に戻される。バス327上のアドレス
は王〆モリ中の64バイト領域を探知し、64データ・
バイトの第1の群をフェッチもしくは記憶するのに使用
される。データ・バイトのこの第1の群が転送された後
に、レジスタ320中の値は再び加算器323を介して
再び巡回され、この間に加算器の右側入力上にインクレ
メント線328がゲート328aの動作によって付勢さ
れる。
ト並列ベースで、好ましくは多重バイトの群でデータを
交換する様に適合されていなくてはならない。説明され
ている実施例では、この転送中に64ゞィトの群に関連
して遂行される。従って、6心ゞィトのデータの最初の
群がREAD指令動作により制御ユニットから受取られ
、図示されないチャンネル・データ・バッファ中でアセ
ンブルされる時もしくはWRITE指令動作に基づいて
チャンネルが王〆モリからデータの64のバイトの最初
の群を受取る用意がある時、レジスタ320中に記憶さ
れたアーギメント・アドレス値は修正される事なく加算
器323及びレジスタ324を通して巡回され、バス3
27を介して主メモリ中のアドレス制御装置に提示され
「レジスタ320に戻される。バス327上のアドレス
は王〆モリ中の64バイト領域を探知し、64データ・
バイトの第1の群をフェッチもしくは記憶するのに使用
される。データ・バイトのこの第1の群が転送された後
に、レジスタ320中の値は再び加算器323を介して
再び巡回され、この間に加算器の右側入力上にインクレ
メント線328がゲート328aの動作によって付勢さ
れる。
線328が付勢される事によって、1のインクレメント
加算器の第7の低位のビット位置に加算され、レジスタ
320から受取られるアドレスは炎(即ち64)だけイ
ンクレメントされ、インクレメントされた結果のアドレ
スはしジス夕320中に記憶される。上述の過程が繰返
され、64データリゞィトの相次ぐ群が主メモリへ、も
しくは主メモリから転送される。
加算器の第7の低位のビット位置に加算され、レジスタ
320から受取られるアドレスは炎(即ち64)だけイ
ンクレメントされ、インクレメントされた結果のアドレ
スはしジス夕320中に記憶される。上述の過程が繰返
され、64データリゞィトの相次ぐ群が主メモリへ、も
しくは主メモリから転送される。
各群中の転送された、インクレメント動作がANDゲー
ト328aの付勢によって遂行される。この各アドレス
・インクレメント動作に関連して、結果のアドレスのビ
ット6−11(即ち、12個の低位のビット中の6個の
高位ビット)がAND回路329によって検査される。
これ等の6ビットがすべて1でなければ、どの様な動作
も行われない。しかしながら、もしこれ等のビットがす
べて1ならばその“すべて1”の出力331が付勢され
、“すべて1ではない”出力332は脱勢される。“す
べて1ではない”出力はゲート326及び328aのィ
ネーブル状態の“and”因子であるので、加算器32
3を通しその後の加算器323を通過するインクレメン
ト転送(ANDゲート328aの励起による転送)に基
づき、第7位の低位のビットに関連するインクレメント
動作はサプレスされ、0がレジス夕324中の結果のア
ドレス・ェントリの12個の最下位の位置に強制され、
ラッチ330はANDゲート333の動作によりリセッ
トされる。
ト328aの付勢によって遂行される。この各アドレス
・インクレメント動作に関連して、結果のアドレスのビ
ット6−11(即ち、12個の低位のビット中の6個の
高位ビット)がAND回路329によって検査される。
これ等の6ビットがすべて1でなければ、どの様な動作
も行われない。しかしながら、もしこれ等のビットがす
べて1ならばその“すべて1”の出力331が付勢され
、“すべて1ではない”出力332は脱勢される。“す
べて1ではない”出力はゲート326及び328aのィ
ネーブル状態の“and”因子であるので、加算器32
3を通しその後の加算器323を通過するインクレメン
ト転送(ANDゲート328aの励起による転送)に基
づき、第7位の低位のビットに関連するインクレメント
動作はサプレスされ、0がレジス夕324中の結果のア
ドレス・ェントリの12個の最下位の位置に強制され、
ラッチ330はANDゲート333の動作によりリセッ
トされる。
これ等の動作の結果として、現在アクセスされつつある
頁〆モリ領域の上方境界に隣接する6心ゞィト・メモリ
領域の位置を決定する時(アドレス・ビット6一11が
すべて1である)、アドレス値は次のインクレメント動
作時に修正され、現在アクセス頁〆モリ領域の下位のア
ドレス境界にある64ゞィト・メモリ領域の位置が決定
される(即ち、12個の最下位ビットは12個の最高位
ビットを変更する事なくすべて0にセットされる)。従
ってアドレスを頁〆モリ領域中の上方境界リミットから
下方境界リミットヘステツプするこのアドレス・シーケ
ンスの巡回は変位因子値にかかわらず自動的に達成され
る。各アドレス・インクレメント動作に関連して、チヤ
ンネルは炎のインクレメントでレジス夕334中に記億
されたカウント語をデクレメントする様動作する。
頁〆モリ領域の上方境界に隣接する6心ゞィト・メモリ
領域の位置を決定する時(アドレス・ビット6一11が
すべて1である)、アドレス値は次のインクレメント動
作時に修正され、現在アクセス頁〆モリ領域の下位のア
ドレス境界にある64ゞィト・メモリ領域の位置が決定
される(即ち、12個の最下位ビットは12個の最高位
ビットを変更する事なくすべて0にセットされる)。従
ってアドレスを頁〆モリ領域中の上方境界リミットから
下方境界リミットヘステツプするこのアドレス・シーケ
ンスの巡回は変位因子値にかかわらず自動的に達成され
る。各アドレス・インクレメント動作に関連して、チヤ
ンネルは炎のインクレメントでレジス夕334中に記億
されたカウント語をデクレメントする様動作する。
カウント語は主メモリに関連して転送されるバイトの数
を表わす。このカウント語は主メモリに関連して転送さ
れたバイトの数を表わし、現在有効なCCWのカウント
・フィ−ルド中の値に対応する初期値を有する。デクレ
メントされたカウント値が0である時、回路336はこ
の値を(完全な頁が転送された表示として)検出し、線
337上の信号を生ずるものとして動作の転送及びイン
クレメント段階を終了させる線337上に信号を生ずる
(即ちデータ転送は主メモリに関連して終結する)。こ
の分野の専門家の多くのチャンネルはマイクロプログラ
ム動作に対するために組織化される。
を表わす。このカウント語は主メモリに関連して転送さ
れたバイトの数を表わし、現在有効なCCWのカウント
・フィ−ルド中の値に対応する初期値を有する。デクレ
メントされたカウント値が0である時、回路336はこ
の値を(完全な頁が転送された表示として)検出し、線
337上の信号を生ずるものとして動作の転送及びイン
クレメント段階を終了させる線337上に信号を生ずる
(即ちデータ転送は主メモリに関連して終結する)。こ
の分野の専門家の多くのチャンネルはマイクロプログラ
ム動作に対するために組織化される。
この様なチャンネルに関連して、第8図に示され、素子
302,304−312,328a,329,330,
333,336並びにレジスタ320及び324への入
力のゲート動作についての制御装置を含む論理素子の多
くの動作は簡潔なプログラム手順によって具体化され得
る事は明らかであろう。しかしながら、これはこれ等の
要素及び具体化の特定の形式は本発明の1部をなすもの
とは考えられない。さらにこの分野の専門家にとっては
下方境界デ−夕・アドレスに上方境界デー夕・アドレス
を循環リンケージに関連する機能、即ち更新されたデー
タ・アドレス値の12の下位ビット中のすべての1を検
出する機能、328aにおいて次のインクレメント機能
をサプレスする事及び巡回されたアドレス機能の12の
最下位ビットへ0を強制する事は、例えば12の最下位
ビット中のすべての1を検出する事及び次のインクレメ
ント動作中に第1法蚤目のビット位置への関連するキャ
リを禁止する事(この方法は加算器323の内部修正を
必要とするが〉によると云った他の便法によって容易に
遂行され得る事は明らかであるつo
302,304−312,328a,329,330,
333,336並びにレジスタ320及び324への入
力のゲート動作についての制御装置を含む論理素子の多
くの動作は簡潔なプログラム手順によって具体化され得
る事は明らかであろう。しかしながら、これはこれ等の
要素及び具体化の特定の形式は本発明の1部をなすもの
とは考えられない。さらにこの分野の専門家にとっては
下方境界デ−夕・アドレスに上方境界デー夕・アドレス
を循環リンケージに関連する機能、即ち更新されたデー
タ・アドレス値の12の下位ビット中のすべての1を検
出する機能、328aにおいて次のインクレメント機能
をサプレスする事及び巡回されたアドレス機能の12の
最下位ビットへ0を強制する事は、例えば12の最下位
ビット中のすべての1を検出する事及び次のインクレメ
ント動作中に第1法蚤目のビット位置への関連するキャ
リを禁止する事(この方法は加算器323の内部修正を
必要とするが〉によると云った他の便法によって容易に
遂行され得る事は明らかであるつo
第1図は本発明の実施のために簡単に適合され得る代表
的従来の情報処理システムを示した概略的ブロック図で
ある。 10・・・・・・メモリ、12・・・・・・CPU、・
1 4.・.,..チャンネル、15,16……制御ユ
ニット、15′,15″,16′,16″・・・・・・
1/0装置、24……バス制御ユニット。 第2図はチャンネル及び制御ユニット間の通常の従来の
1/0ユニットを示した図である。 第3図は本発明に従う動作に特に適合されたチャンネル
及び頁〆モリを含むシステムの図である。10・・・・
・・主メモリ、14.1・・・・・・改良チャンネル、
15.1・…・・改良ユニット、15.2・・・・・−
頁〆モリ配列体、17・…・・通常のインターフヱ−ス
。 第4図は第1図乃至第3図に例示されたシステム環境に
おいて本発明の実施に関連して1/0インターフェース
信号の態様を示したタイミング図である。 第5図は第6図に概略的に示された例示的頁〆モIJ組
織に関連して本発明に従うロール・モード変位アドレス
を予め計算する制御ユニット論理装置を示した図である
。第6図は例示的頁〆モリ組織の図である。第7図は本
発明に従う1/○インターフェース信号の他の態様を示
したタイミング図である。第8図はチャンネル論理装置
を示した図である。FIG.I FIG.3 FIG.2 FIG.6 す ○ 山 FIG.S FIG.7 FIG.9
的従来の情報処理システムを示した概略的ブロック図で
ある。 10・・・・・・メモリ、12・・・・・・CPU、・
1 4.・.,..チャンネル、15,16……制御ユ
ニット、15′,15″,16′,16″・・・・・・
1/0装置、24……バス制御ユニット。 第2図はチャンネル及び制御ユニット間の通常の従来の
1/0ユニットを示した図である。 第3図は本発明に従う動作に特に適合されたチャンネル
及び頁〆モリを含むシステムの図である。10・・・・
・・主メモリ、14.1・・・・・・改良チャンネル、
15.1・…・・改良ユニット、15.2・・・・・−
頁〆モリ配列体、17・…・・通常のインターフヱ−ス
。 第4図は第1図乃至第3図に例示されたシステム環境に
おいて本発明の実施に関連して1/0インターフェース
信号の態様を示したタイミング図である。 第5図は第6図に概略的に示された例示的頁〆モIJ組
織に関連して本発明に従うロール・モード変位アドレス
を予め計算する制御ユニット論理装置を示した図である
。第6図は例示的頁〆モリ組織の図である。第7図は本
発明に従う1/○インターフェース信号の他の態様を示
したタイミング図である。第8図はチャンネル論理装置
を示した図である。FIG.I FIG.3 FIG.2 FIG.6 す ○ 山 FIG.S FIG.7 FIG.9
Claims (1)
- 1 主メモリ、該主メモリ中に記憶されていて連鎖され
る指令のプログラムを実行する様に適合された入出力チ
ヤンネル、2次メモリ、及び上記入出力チヤンネルを介
して上記主メモリ及び上記2次メモリ間でデータを転送
するための制御ユニツトを含むデータ処理システムにお
いて、上記入出力チヤンネルによる予定の第1の指令の
実行に関連し上記入出力チヤンネルから受取られる第1
の指令信号に応答して、データ転送に備えて上記第2の
メモリの選択された部分に関連する先回り同期化動作を
遂行し、この同期化動作が遂行される間に同時に上記第
1の指令に連鎖され、上記データ転送を定義する予定の
第2の指令を準備するため指令連鎖動作を遂行する上記
制御ユニツトに関連する装置と、上記入出力チヤンネル
によぬ上記第2の指令の実行に関連して、上記入出力チ
ヤンネルからの第2の指令信号に応答し、上記先回り同
期化動作がない場合に上記データの転送が開始され得る
任意の時間よりも早い上記先回り同期化動作に関連する
時間に上記入出力チヤンネル及び上記2次メモリの選択
された部分間でデータの転送を開始させるための上記制
御ユニツトに関連する装置とより成る頁メモリのパフオ
ーマンスを最適化するためのシステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/133,233 US4453209A (en) | 1980-03-24 | 1980-03-24 | System for optimizing performance of paging store |
US133233 | 1980-03-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56149656A JPS56149656A (en) | 1981-11-19 |
JPS6019817B2 true JPS6019817B2 (ja) | 1985-05-18 |
Family
ID=22457609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56035506A Expired JPS6019817B2 (ja) | 1980-03-24 | 1981-03-13 | 頁メモリのパホ−マンスを最適化するシステム |
Country Status (4)
Country | Link |
---|---|
US (1) | US4453209A (ja) |
EP (1) | EP0037459B1 (ja) |
JP (1) | JPS6019817B2 (ja) |
DE (1) | DE3174603D1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4583166A (en) * | 1982-10-08 | 1986-04-15 | International Business Machines Corporation | Roll mode for cached data storage |
US4819152A (en) * | 1985-04-05 | 1989-04-04 | Raytheon Company | Method and apparatus for addressing a memory by array transformations |
US4800524A (en) * | 1985-12-20 | 1989-01-24 | Analog Devices, Inc. | Modulo address generator |
JPH05507378A (ja) * | 1990-11-02 | 1993-10-21 | アナログ・ディバイセス・インコーポレーテッド | 循環バッファ用アドレス・ジェネレータ |
US5623621A (en) * | 1990-11-02 | 1997-04-22 | Analog Devices, Inc. | Apparatus for generating target addresses within a circular buffer including a register for storing position and size of the circular buffer |
US5388219A (en) * | 1992-03-02 | 1995-02-07 | International Business Machines Corporation | Efficient channel and control unit for host computer |
US6035378A (en) * | 1997-12-16 | 2000-03-07 | Ncr Corporation | Method and apparatus for dynamically monitoring memory page access frequency in a non-uniform memory access computer system |
US6035377A (en) * | 1997-12-17 | 2000-03-07 | Ncr Corporation | Method and apparatus for determining memory pages having greatest frequency of access in a non-uniform memory access computer system |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL96171C (ja) * | 1950-05-18 | |||
US2925587A (en) * | 1953-12-01 | 1960-02-16 | Thorensen Ragnar | Magnetic drum memory for electronic computers |
GB1054725A (ja) * | 1964-04-06 | |||
US3303476A (en) * | 1964-04-06 | 1967-02-07 | Ibm | Input/output control |
US3488633A (en) * | 1964-04-06 | 1970-01-06 | Ibm | Automatic channel apparatus |
US3341817A (en) * | 1964-06-12 | 1967-09-12 | Bunker Ramo | Memory transfer apparatus |
US3336582A (en) * | 1964-09-01 | 1967-08-15 | Ibm | Interlocked communication system |
BE759562A (fr) * | 1969-12-31 | 1971-04-30 | Ibm | Dispositif d'emmagasinage auxiliaire et methode mise en oeuvre |
US4262332A (en) * | 1978-12-28 | 1981-04-14 | International Business Machines Corporation | Command pair to improve performance and device independence |
-
1980
- 1980-03-24 US US06/133,233 patent/US4453209A/en not_active Expired - Lifetime
-
1981
- 1981-02-25 DE DE8181101358T patent/DE3174603D1/de not_active Expired
- 1981-02-25 EP EP81101358A patent/EP0037459B1/en not_active Expired
- 1981-03-13 JP JP56035506A patent/JPS6019817B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
US4453209A (en) | 1984-06-05 |
EP0037459A1 (en) | 1981-10-14 |
DE3174603D1 (en) | 1986-06-19 |
JPS56149656A (en) | 1981-11-19 |
EP0037459B1 (en) | 1986-05-14 |
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