JPS6019817B2 - 頁メモリのパホ−マンスを最適化するシステム - Google Patents

Description

【発明の詳細な説明】 本発明は中央処理用主メモリを含むデータ処理システム
中の頁〆モリのアクセスを最適化するためのシステム及
び方法に関連する。

本発明のシステムは入出力チャンネル及び制御ユニット
を介して主メモリ及び頁〆モリ間のデータの転送に適し
ている。現在のデータ処理システムにおいて、１つもし
くはそれ以上の中央処理サブシステムに関連する主メモ
リ及び２次的パッキング・メモリ間のデータ転送は主メ
モ川こ関連する入力／出力（１／０）チャンネル及び２
次メモ川こ関連する制御ユニットを介して遂行される。

この様な転送は主メモリ中に記憶されたチャンネル指令
語（ＣＣＷ）によって制御され、２次メモリ及び主メモ
リ中の指定された記憶領域間で転送されている。これ等
の領域は複数の順次に連結されるＣＣＷによって通常指
定される。最初のＣＣＷは２次メモリ中の記録位置を指
定し、最初のＣＣＷに連結される他のＣＣＷは対応する
主メモリの境界位置及び２つのメモリ間の伝送動作を定
める。或る２次メモリに関連して、すべてのこの様なデ
ータ転送は予定の頁長（例えば４０９６ゞィト）の離散
ブロック単位で行われる。

これ等の２次メモＩＪは頁〆モリと呼ばれる。この様な
転送で、１／０チャンネルは頁〆モリ中の貢位置を指定
するＣＣＷを転送動作の他のパラメータを定義するＣＣ
Ｗにリンクするための指令連鎖動作を実行するのに予定
の最小の時間を必要とする。

この時間は転送動作の方向及び回線争奪による遅延がな
いものとして主メモリにアクセスを得るためにチャンネ
ルによって必要とされる時間に依存する。頁〆モリは通
常、例えば待ち時間による遅延を示すが、これはチャン
ネルによる連鎖選択の後のみに効果があり、チャンネル
の連鎖遅延に関連して加算的である。従って、頁〆モリ
中のデータの高速アクセスを必要とするシステムにおい
ては、これ等の遅延は著しくパフオーマンスを制限する
。

頁〆モリは電荷結合装置（ＣＣＤ）の如き高速電子素子
から具体化される。しかしながらこの様なメモリでも再
生活動による遅延及び逐次アクセスのために組織された
時には、待ち時間による無視されない遅延を本来示す。
米国特許第２８４０３０４号及び第３３４１８１７号に
示された如き周知のロール。

モード・アドレツシング技法は各転送を頁（もしくはブ
ロック）内の可変位置で出発し、頁の終り境界に迄進行
し、頁の開始点にリンクし、出発位置の１つ前の位置に
連続し、終了出来る様にする事によってこの様な頁〆モ
リの待ち時間遅延を短縮している。しかしながら通常の
組織化されたシステムにおいてはこの様な転送の準備に
関連する動作「例えば貢位置の妥当性検査及び頁〆モリ
中の適切なロール・モード出発位置の確立はデータの転
送を開示するためのチャンネル信号を時間的に参照して
いる。

本発明はこの様な貢転送動作のための準備に関連する遅
延を実質的に減少させる方法及び装置に関連する。

米国特許出願第９７３８２６号（特関昭５５一９１０５
０号）はＤＡＳＤ及びＣＰＵ間で固定長データ記録の交
換を行うための方法を説明している。

チャンネルは最初のＣＣＷを多重記録境界（ェクステン
ト）を定義する情報を制御ユニットに転送するのに、第
２のＣＣＷをＤＡＳＤ中の特定の記録メモリ領域の位置
を定義するのに、第３のＣＣＷでＣＰＵ主メモリ中の対
応領域及びＤＡＳＤ及び主メモリ領域間で行われる転送
動作を定義するのに使用する。制御ユニットは最初のＣ
ＣＷと関連してその実際の完了前に動作の終りを信号し
、制御ユニット中の境界の妥当性動作（第１のＣＣＷに
関連する）が第２のＣＣＷを準備するための中央システ
ムのチャンネル動作と時間的に効果的に重畳する様にさ
れている。多くの特許及び刊行物が上述の如きロール・
モードを説明している。

これ等の特許及び刊行物は米国特許第２８４０３０４号
、米国特許第２９２５５８７号、第２９１３７０６号、
第３３４１８１７号、第３６５４６２２号、旧ＭＴｅｃ
ｈｎｉｃａＩＤｉｓｃｌｏｓｍｅＢｕｌｌｅｔｉｎＶｏ
ｌ．１３、Ｎｏ．ＩＪ肌ｅｌ９７０、ｐａ鞍Ｓ９３−９
５中のＤ．Ａ．Ｓにｖｅｎｓｏｎ著“ Ｔｒａはｓｐａ
ｒｅｎｔ Ｒｏｌｌ Ｍｏｄｅ Ｆｏｒ Ｒｏ
ｔａｔｉｎｇＤｅｖｉｃｅ”なる論文である。多数の特
許が本発明の実施され得る様なシステムの周辺ェレメン
トの如き、本明細書中で一般的に考察される型の中央プ
ロセッサ、チャンネル及び制御ユニットを開示している
。

これ等の特許は米国特許第３４００３７１号、米国特許
第３４８８６３３号、米国特許第３３０３４７６号、及
び米国特許第３３６５８２号を含む。本発明の目的は頁
〆モリを含むデータ処理システムのパフオーマンスを最
適化するシステムを与える事にある。

他の本発明の目的はシステムの巡回アクセス頁〆モリを
アクセスする時間を改良するためのシステムを与える事
にある。本発明に従い、中央プロセッサの主メモリに関
するチャンネル及び頁〆モリに関連する制御ユニットは
頁〆モリと協同して連鎖によって順次関連する１対の指
令を実行する。

チャンネル指令語（ＣＣＷ）によって定義されるこれ等
の指令−ＬＯＣＡＴＥ（ 位置決 め ＞ ＣＣＷ 及
び 該ＬＯＣＡＴＥＣＣＷに連鎖されるＲＥＡＤ（議
取り）もし〈はＷＲＩＴＥ（書込み）ＣＣＷが時間に関
連するユニットとして順次実行される。制御ユニットは
ＬＯＣＡＴＥＣＣＷに関連する動作が終了した後、ＲＥ
ＡＤもしくはＷＲＩＴＥＣＣＷがチヤンネルによって主
メモリから検索されつつある間に頁〆モリへのアクセス
をスピード・アップする動作を遂行する。ＬＯＣＡＴＥ
ＣＣＷの実行中、チャンネルは頁〆モリ中の頁〆モリ領
域及び該領域に関連する予想された（計画された）転送
の方向を定義する情報を制御ユニットに通過させる。

制御ユニットはこの情報を記憶し、この（しＯＣＡＴＥ
）指令動作の完了を信号する。これに応じチャンネルは
指令連鎖動作を行うべき事を認識し、次のＲＥＡＤもし
くはＷＲＩＴＥＣＣＷの探索及び準備を開始する。チャ
ンネルが最後に述べられた動作を遂行する際に、制御ユ
ニットはＬＯＣＡＴＥＣＣＷと共に通過された頁アドレ
ス情報の妥当性を検査する様に動作し「 この動作を準
備するための他の動作を遂行する。頁〆モリが順次アク
セスのために組織化された電荷結合装置（ＣＣＤ）回路
の配列体より成る１つの実施例では、制御ユニットはこ
のチャンネル連鎖期間中の貢中の可変位置で転送動作を
出発させるためのロール・モード変位因子を計算する。
この計算は転送の方向、主メモリへのチャンネル・アク
セスの最小タイミング（回線争奪による干渉を仮定しな
い）及びデータが転送されつつある時の頁〆モリの動作
速度に関数的に依存する。制御ユニットはこの予め計算
された変位因子を記憶し、もしＲＥＡＤもしくはＷＲＩ
ＴＥＣＣＷに関連する信号シーケンスが選択されたロー
ル４モード位置が頁〆モリにおいてアクセス可能となる
前にチャンネルによって開始されるならば制御ユニット
はチャンネルからの初期選択信号に応答してこの変位因
子をチャンネルに通過させる。

チャンネルはこの変位因子をＲＥＡＤもしくはＷＲＩＴ
ＥＣＣＷ中で定義されて主メモリの貢境界のアドレスに
加算し、頁〆モリ中の選択されたロール・モードに対応
する転送の初期アドレスを形成する。次いで動作は通常
のロール・モードとして進行し、頁の相次ぐバイトが転
送され、ロール・モード位置で出発し、貢中の最後のバ
イト位置の続く。この時間チャンネルは頁の終りアドレ
スを弁別し、動作を開始頁アドレス（主メモリ中の）に
リンクする。同時に、制御ユニットは頁〆モリの巡回組
織によって自動的に頁〆モリ中の対応する頁位置にリン
クする。次いで他の相次ぐバイト転送が行われ、自動的
にチャンネルによって転送されるバイトの数が頁の長さ
‘こ対応する時に終結される。他方、もし制御ユニット
が（ＲＥＡＤもしくはＷＲＩＴＥ）転送動作を開始させ
る選択信号シーケンスが、ロール・モード位置がアクセ
ス出釆なくなった後に生じた事を決定すると、制御ユニ
ットはそのチャンネル選択信号への応答を遅延させこの
間動作のための他のロール・モード出発位置を計算する
。

この新しく計算された位置に関連する変位因子は制御ユ
ニットによるチャンネル選択信号に対する遅延された応
答に関連してチャンネルに通過される。本発明に従い取
扱われる第３の状態は変位因子がチャンネルに転送され
た後にチャンネルによって制御ユニットに提示される信
号がこの因子に関連するロール・モード導入位置の実ア
クセス時間に関して遅れている場合である。

この場合に、制御ユニットは効果的に再試行動作を求め
る信号を与え、動作を効果的に破棄する。これによりチ
ャンネルはＲＥＡＤもしくはＷＲＩＴＥＣＣＷの検索及
び実行を生じ、他方制御ユニットは変位因子を再計算し
、再計画された動作のためにチャンネルに通過させる。
適切に組織化されたシステムにおいては、チャンネル連
鎖動作の優勢時間は予め計算された変位位置のアクセス
可能性のタイミングに関連して十分早期に結論が出され
、チャンネル及び制御ユニットは再計算もしくは再試行
の遅延なく転送動作に導入される事が可能になる。

このような変位因子トランザクション及びロール・モー
ド貢転送に関連する要件はこのような転送に対して割当
てられた主メモリ中の領域は断片化されていてはならず
、チャンネルによって弁別可能境界アドレスを有さなけ
ればならないことである。

さらに、頁〆モリが順次アクセスに対するように組織化
されているならば（たとえばバイトに対して）、任意の
頁の最初の（バイト）位置は連続的にアクセス可能とな
らねばならず、同一頁の最初（バイト）位置の後に時間
的な連続的性を有さなければならない。変位アドレスを
形成した後且つ主メモリ中の割当て頁〆モリ領域の関連
する適切なグループ・アドレス部分に関連する相次ぐデ
ータ・バイトの群が転送されている間に、チャンネルは
次の群の転送アドレスとして使用されるアドレス番号を
更新されたアドレスが次の頁〆モリ領域の下方境界から
除外された群ユニットに対する位置を表わす迄繰返して
インクレメントする。

このアドレス位置を検出する迄（更新されるアドレスの
６個の特定のビット指示がすべて１）、この最終の群位
置に関連してデータ転送を完了した後に、チャンネルは
更新されたデータ・アドレスの項を保持されるレジスタ
の特定のビットの表示中に０を強制的に書込む。結果の
アドレスは自動的に割当てられた貢領域の最初の群部の
アドレスを表わす。同時に、制御ユニットは（上述の如
き頁〆モリの順次組織によって）頁〆モリの対応する頁
〆モリ領域中の最初のバイト位置のアクセスを自動的に
開始する。上述のバイト転送動作中、チャンネルは通常
の如く動作し、最初（ＲＥＡＤもしくはＷＲＩＴＥ）Ｃ
ＣＷによって頁の長さ（即ち４０９６バイト）に対する
値にセットされた残りの長さカウントをデクレメントし
、更新カウントの値をモニタする。

このカウント値が０になる時、チャンネルは通常のチャ
ンネル及び制御ユニット終り手順に従って動作を終了す
る。第１図は概略的に本発明の実施に対して都合よく適
合された環境を表わす従釆のデータ処理システムを示す
。

このシステムは適切なバス１１によって中央処理ユニッ
ト（ＣＰＵ）１２に接続された主メモリ・ユニット１０
を含む。データ・チャンネル１４はメモリ１０及びＣＰ
Ｕ１２を複数個の制御ユニット１５，１６に接続する。
各制御ユニットはチャンネル１４を複数個の入／出力（
１／０）装置１５′，１５″，…・・・、１６′，１６
ｒ，・・・・・・に接続し得る。制御ユニットは多重線
を有する１／０インターフェース・バス１７を介してチ
ャンネルに接続され得る。この型のシステムは１２の如
き複数個のＣＲＵ及び１４の如き複数個のチャンネルを
有する。

各チャンネルは１７の如き別個のバス並びに１５，１６
の如き制御ユニットの蓮糸を有し、各運糸は装置の集合
と接続されている。各データ・チャンネル１４は多重バ
ス２２及び複数個の単信即ち単方向線２１を含むＣＰＵ
インターフェイス２０を介してＣＰＵ１２に接続され得
る。同一のＣＰＵに接続されるすべてのデータ・チャン
ネルは共通の多重バス２２を共有する。各チャンネル・
ユニットは、バス制御ユニット（ＢＣＵ）２４によって
多重バスとして動作し得るメモリ・インターフェース２
３によつてメモリ・ユニット１川こ接続されている。

多重バス２７及び個々の単信線２６より成るバス制御イ
ンターフェース２５はチヤンネル・ユニットとＢＣＵ２
４を相互接続する。ＢＣＵ２４はメモリ・バス３０、Ｃ
ＰＵ出力バス２８及びＣＰＵ入力バス２９を有する。Ｂ
ＣＵはＣＰＵ及びチャンネルの両方のメモリのアクセス
を制御する。第２図はチャンネル１４と１５，１６の如
き蓮糸中の先頭制御ユニット１５との間の１／０インタ
ーフェース・バス１７を示している。

１／０インターフェースはバス・アウト線１７．１及び
バス・イン線１７．２の集合を含む。

各々の集合はバイト（８ビット）直列ビット並列フオー
ムでデータ及び制御情報を転送するための複数の線より
成る。バス１７は同機に３本のアウトバウンド（外向け
）タブ線１７．３及び３本のィンバウンド・タブ１７．
４の集合を含み、これ等は夫々のバス線１７．１及び１
７．２上の情報の型を区別するのに使用される。これ等
のタブ旋上の信号は指令情報、アドレス情報及びデータ
を区別する。さらにインターフェースは外向けの選択制
御線１７．５（選択アウト、保留アウト、動作アウト及
び抑止アウト）及び内向けの選択制御線１７。６（選択
ィン、要求ィン及び動作ィン）の集合を含む。

これ等の選択制御線上の信号はチャンネル１４及び制御
ユニット１５，１６の選択された１つの間でインターロ
ックされた信号関係を確立するために使用される。第２
図の１／０インターフェース・バス構造は、この分野で
周知であり、この構造における信号のプロトコルもこの
分野で周知であるから、これ等の線及びプロトコルは詳
細には説明されない。例えば米国特許第３６５４６２２
号及び米国特許第３３０３４７６号並びにＩＢＭＳのｔ
ｅｍ／３６０ａｎｄＳｙｓにｍ／３７０１／０ １ｎｔ
ｅｒねｃｅ ＣｈａｎｎｅｌＴｏ Ｃｏｎｔｒｏｌ
Ｕｎｉｔ ０ｒｉｇｎａＩ Ｅｑｕｉｐｍｅｎｔ
ＮねｎＭａＣｔｍｑｒ’ Ｓ １ｎｆｏｎｎｅｔｉｏ
ｎ”ｆｏｒｍＧＡ２２一６９７４を参照されたい。現在
考察中の頁〆モリを組込んだシステムは第３図に示され
ている。

このシステムは制御ユニット１５．１に専用されるチャ
ンネル１４．１より成り制御ユニット１５− １は頁〆
モリ配列体１５．２に専用されている。チャンネル１４
．１及び制御ユニット１５．１は通常のインターフェー
ス・バス１７を介して通信する。コスト／パフオーマン
ス有効性のためには、配列本１５．２の〆モリ容量は本
発明には特に関係ないが主メモリ１０の容量よりも１桁
大きくなくてはならない。この図には他の周辺装置の動
作を支援するためにシステムにとって必要とされる他の
チャンネル及び制御ユニットは示されていない。チャン
ネル１４．１及び制御ユニット１５．１は本発明と関連
する動作を遂行するために、新規であると信じられる或
る論理適応を必要とする。

これ等の動作はデータ転送動作を定義する指令を連鎖す
るチャンネル動作と時間的に重畳する貢メモリー５．２
へのアクセスを高速化する制御ユニットによる動作、デ
ータ転送動作に関連する情報を制御ユニットからチャン
ネルに転送するための動作を含む。この様な転送情報が
ロール・モード変位因子より成る時は、チャンネルはこ
の様な因子を転送指令（ＲＥＡＤもしくはＷＲＩＴＥＣ
ＣＷ）中に指定される初期王〆モリ・アドレスに加える
。相次ぐ転送中このアドレスは前進的にインクレメント
される。チャンネルはこの様なインクレメント中に予定
のビット命令位置におけるキヤリを禁止し、王〆モ川こ
関連するメモリ基準は自動的に頁〆モリ領域中の終り位
鷹から同一領域中の初期バイト位置へ循環する。頁〆モ
リ１５．２はここではデータの多重貢ブロックのメモリ
を可能とする電荷結合装置（ＣＣＤ）の如き高速アクセ
ス電子メモリ素子の配列体であると仮定される。

頁ブロックは４０９針固の８ビット・バイトより成り、
任意の頁へのランダム・アクセスを可能とする様に組織
化され、好ましくは貢内のバイトに順次に巡回アクセス
する様に組織化される。順次的巡回アクセスとはここで
は、頁のバイトを０から４０９５≧番号が付されている
ものとして、任意の頁のバイト０乃至４０９５がその番
号の順番に巡回的にアクセス可能であり、バイト０がバ
イト４０９５の後に連続的にアクセス可能である事を意
味する。次の説明の目的のために、頁〆モリ１５．２へ
もしくはこれからのデータのすべての転送は基本的頁長
（４０９８ぐィト）の整数倍単位で行われるものと仮定
する。

頁〆モリ転送の計画に関連するシステム制御プログラム
は１乃至それ以上の対のチャンネル指令語（ＣＣＷ）よ
り成るチャンネル・プログラムを構成する事によって各
頁転送を準備する。各対はＬＯＣＡＴＥＣＣＷ及び連鎖
によってＬＯＣＡＴＥ ＣＣＷにリンクされるＲＥＡＤ
ＣＣＷもしくはＷＲＩＴＥＣＣＷより成る。順次実行の
ために計画された最初の対以外の各対中のＬＯＣＡＴＥ
ＣＣＷは指令によって先行対のＲＥＡＤもしくはＷＲＩ
ＴＥＣＣＷにリンクされ得る。従って多くの頁が単一の
開始命令（即ち１つのＳｔａｎｌ／○）で転送され得る
。各々ＬＯＣＡＴＥＣＣＷは関連データ転送のソースも
しくは宛先オブジェクトである頁〆モリ中の頁〆モリ領
域の１位置を指定する。各ＲＥＡＤもしくはＷＲＩＴＥ
ＣＣＷは壬〆モリの断片化されない４０９んゞイト・メ
モリ領域の下位側の境界バイト位置のアドレスを指定す
るために必要とされる。この領域は転送の宛先もしくは
ソースを表わし、以下定義される如く境界アドレス位置
にまたがって延び出してはならない。もし前の指令動作
に連鎖していない場合は、この様な１対のＣＣＷの動作
はシステムのＣＰＵがチャンネル１４．１及び頁〆モリ
１５．２に向けられたＳｔａＭ／０命令を実行する時に
開始される。この動作はチャンネルをして指定された１
つの指令のアドレスから最初のＬＯＣＡＴＥＣＣＷを検
索し、制御ユニット１ ５．１及び頁〆モリ１５．２と
協働して対応するＬＯＣＡＴＥ動作をセット・アップす
る様に準備せしめる。上述の如くチャンネル１４．１及
び制御ユニット１５．２は特に連鎖によって順次にリン
クされる対をなすＬＯＣＡＴＥ及びＲＥＡＤもしくはＷ
ＲＩＴＥＣＣＷのプログラムを実行する様に適合されて
いる。

この様に対にされたＣＣＷは連続的に主メモリー０中に
記憶されており、主メモリからチャンネルによって順次
検索される。この様な対において、ＬＯＣＡＴＥＣＣＷ
は予期される転送のソースもしくは宛先オブジェクトを
表わす頁〆モリ１５．２中の貢領域の位置を定義し、Ｒ
ＥＡＤもしくはＷＲＩＴＥＣＣＷはデータが転送され、
もしくはこれから転送される主メモリ中の位置のみなら
ず、転送の方向及び転送のデータの位置のみならず、転
送の方向及び転送のデータの固定（頁）長（即ち４０９
０ゞィト）を定義する。後に説明される目的の場合、Ｌ
ＯＣＡＴＥＣＣＷは同様に制御ユニットに次のＲＥＡＤ
もしくはＷＲＩＴＥＣＣＷに関連する転送の方向を定義
する情報を参照する。これ等の指令は上述の米国特許第
３４８８６３３号に説明された指令構造と長さ及びフオ
ーマットにおいて一貫性を有する。さらに具体的には、
各ＬＯＣＡＴＥ及びＲＥＡＤもしくはＷＲＩＴＥＣＣＷ
は６４ビット（８バイト）表示であり、第１のバイトが
指令に関連する動作を定義する。次の３つのバイトはデ
ータもしくは制御情報が入出される主メモリ中の頁〆モ
リ領域の最初のバイト位置を定義するデータ・アドレス
・フィールドを構成する。第５バイトは夫々のＣＣＷが
その後の実行のために計画された他のＣＣＷに連鎖され
るか、されないかを示す指令連鎖フラッグ・ビットを含
む制御フラッグ情報を含む。第６バイトは一般に使用さ
れていないが、第７及び第８バイトは夫々のＣＣＷに関
連し且主メモリに関連して転送されるべきデータもしく
は制御情報のバイトの数を定義するカウント・フィール
ドを構成する。各々のＬＯＣＡＴＥＣＣＷのデータ・ア
ドレス及びカウント部分は該ＣＣＷの実行中チャンネル
から制御ユニットへ通過される４バイト制御項の主メモ
リ中の位置を定義する。この制御項の最初の３個のバイ
トは対にされるＲＥＡＤもしくはＷＲＩＴＥＣＣＷと関
連するデータ転送のソースもしくは宛先オブジェクトで
ある貢領域について頁〆モリ中のロケーションを定義す
るのに使用される。この制御頁の最後のバイトは関連す
るデータ転送の方向（即ち議取りもし〈は書込み）を定
義する。後述の如く、ＬＯＣＡＴＥＣＣＷによる方向の
前表示は制御ユニットによってそのロール・モード変位
の時間重畳された計算の際に使用される。
．ＲＥＡＤもしくはＷＲＩＴＥＣＣＷは主
メモリ中の４０９６ゞィトの断片化されていない記憶メ
モリを効果的に定義するデータ・アドレス及びカウント
・フィールドを有する。データ・アドレスはこの領域中
の最下位のもしくは最初のバイト位置を定義する。上述
の如く、この領域は区別可能な終り境界にまたがって伸
出してはならないという要件が存在する。この要件はチ
ャンネルをしてロール・モード動作中アドレス参照を、
終り即ち上位境界アドレスから後述の如き単一の論理動
作によって適切な冒頭のもしくは下位の境界アドレスに
リンクせしめる。ＬＯＣＡＴＥＣＣＷと関連して選択さ
れた後に、このＣＣＷのデータ・アドレス及びカウント
・フィールド‘こよって指定された制御項を受取る事に
よって、制御ユニット１５．１は制御項情報を記憶し、
チャンネル１４．１に装置終りを信号する。

これに基づいてチャンネルはしＯＣＡＴＥＣＣＷに関連
してその動作を直ちに終結し、ＬＯＣＡＴＥＣＣＷが指
令連鎖ビットを含む事を認識し、次の指令を検索する様
に進行する。上述の如く次の指令は常にＲＥＡＤもしく
はＷＲＩＴＥＣＣＷである。ＲＥＡＤもしくはＷＲＩＴ
ＥＣＣＷを受取る事に基づいて、チャンネルは（例えば
選択信号シーケンス及びこれに続く指令アウト．シーケ
ンスによって）制御ユニット１５．１にそのインターロ
ックされる信号接続と再確立する。チャンネルがＲＥＡ
ＤもしくはＷＲＩＴＥＣＣＷを検索して制御ユニットと
関連する選択通信を準備しつつある時制御ユニットはＬ
ＯＣＡＴＥパラメータを検証する様に動作し、以下され
に詳細に説明されるルックアヘッド・モード中に、転送
動作が（その後）完全に準備された時に、おそらく最小
の待ち時間でアクセスされる事が予想されるＬＯＣＡＴ
ＥＣＣＷ中に指定された貢領域中の位置に関連するロー
ル・モード変位因子を予め計算する。

この計算はシステムが適切にロードされた時にめったに
ないが誤りである事が検証され得る、チャンネルが主メ
モ川こアクセスする際に何等の予期せざる干渉に遭遇す
る事がない（ＲＥＡＤもしくはＷＲＩＴＥＣＣＷの検索
及び転送がＷＲＩＴＥに対するものならばデータの初期
バイトの探索に対して）という仮定に基づいて予測され
る。この変位因子は頁〆モリ中の指示されたオブジェク
ト貢空間の初期バイト要素の現在の時間位置に関して計
算される。この基準時間位置は以下説明される如く制御
ユニット中のタイミング回路によって効果的にモニ夕さ
れる。予め計算された変位に対応する数値は制御ユニッ
ト中に記憶される。

ＲＥＡＤもしくはＷＲＩＴＥＣＣＷの実行に関連するチ
ャンネルからの指令信号に基づいて、制御ユニットは条
件付きでチャンネルにこの数値の表示を転送する。この
様な条件付き転送に関連して、制御ユニットは先ずチャ
ンネルからの指令信号が制御ユニットによって確立され
た予定の時間制限内に受信されたかどうかを決定し、こ
の決定に基づいて上記転送を条件付ける。もし指令信号
がセットされた時間制限内に至り着するならば予め計算
された数値は直ちにチャンネルに転送される。もし指令
信号がセットされた時間制限の後に到着するならば、制
御ユニットはそのチャンネルに応答を遅延して新しい変
位因子を計算し、この因子をチャンネルに伝送する。チ
ャンネルは受取った変位因子がどの変位因子であっても
（即ち予め計算されたもしくは再計算された因子のいず
れであっても）、これをＲＥＡＤもしくはＷＲＩＴＥＣ
ＣＷのデ−夕・アドレス・フィールド中に指定されたデ
ータ・アドレスを加算し、データ転送を開始するため主
メモ川こ関連するアドレスを形成する。データ・アドレ
ス・フィールド中のアドレスは主メモリ中の断片化され
ない４０９６ゞィト・メモリ領域中の初期バイト位置を
定義する。チャンネル及び制御ユニットは次いでその後
まもなく、変位因子に関連する頁位置で出発して頁〆モ
リ中の相次ぐアドレス位置に関連して１つずつデータ・
バイトを転送する様に進行する。この様な転送に関連し
て、チャンネルは主メモリ中の６４バイト位置の相次ぐ
群に関連して６４データ・バイトの群を転送する。

各群が転送される時、２４ビット′３バイト）量である
主メモリ中の転送位置を決定するためチャンネルによっ
て使用されるアドレスは６４だけインクレメントされる
（アドレス項の下位から第７番目のビット位置中に１を
加える）。同時に、残りのバイト。カウント・パラメー
タは各群が転送される時に６４だけデクレメントされる
。残りのバイト・カウント・パラメータはＲＥＡＤもし
くはＷＲＩＴＥＣＣＷのカウント・フィールド中の情報
に従って最初に値４０９６（頁長）にセットされる。イ
ンクレメントされたアドレスが現在アクセスされつつあ
る頁〆モリ城の上方境界に対応する時、次のインクレメ
ソト動作は省略され、アドレス項はアクセスされつつあ
る頁〆モリ領域の下方境界のアドレスを表わすために（
下位から６個のビット位置が）簡単な“任意のものに０
”動作によって修正される。従って、この時に更新され
たアドレスはＲＥＡＤもしくはＷＲＩＴＥ ＣＣＷのデ
ータ・アドレス・フイールド中において指定されたアド
レス値に対応する。次いで転送はこの最初のアドレス位
置及び相次ぐ位置に関連して継続され、更新された（デ
クレメントされた）残りのデータ・カウントが０になる
時即ち全頁が転送された時をチャンネルが検出する時に
終結する。上述のチャンネル動作、即ち王〆モリ・アド
レス・パラメータ及び残りのバイト・カウント・パラメ
ータのデクレメント動作は上述の米国特許第私００３７
１号及び第３４８８６９ｇ戦こ説明された通常のチャン
ネルの機能である。

従って通常の処理からの離反を表わす唯一のチャンネル
動作は制御ユニットからの変位因子の受信、変位因子を
ＣＣＷ中で指示されたデータ・アドレスに加算する事及
び連続的に上限アドレスを下限アドレス（同Ｙ頁の）に
リンクするための循環動作である。さらに通常の制御ユ
ニット処理からの離反を表わし、本発明の重要な特徴で
ある唯一の制御ユニット動作はチャンネル指令連鎖動作
と重畳し、頁〆モリのアクセスの高速アクセスに関連す
る動作である。この様な動作は変位因子の計算及び上記
因子のチャンネルへの送信を含む。第４図は（ＬＯＣＡ
ＴＥＣＣＷに関連する制御項の情報及び対をなすＲＥＡ
ＤもしくはＷＲＩＴＥＣＣＷに関連する変位因子情報に
ついての）制御情報の上述の新規な転送を達成するため
に第２図のインターフェース・バス構造及び第３図のチ
ャンネル−制御ユニット構造に関連するインターフェー
ス信号シーケンスを示す。

ＬＯＣＡＴＥＣＣＷを処理する際にチャンネル１４．１
は５１で示された如くバス・アウト上に排他的に関連す
る頁〆モリ装置１５．２のアドレスを置く。

同時にチャンネルは５２で示された如くアドレス出力線
上に関連タグ信号を与える。その後まもなくチャンネル
は５３で示された如く選択アウト線上に選択制御信号を
発生する。このチャンネルに接続された唯一の制御ユニ
ットである制御ユニット１５．１はその選択を認識し、
アドレスを検証し、５４で示された如く操作ィンを上昇
させる事によって応答する。その後、制御ユニットはチ
ャンネルによる妥当性検査のためにアドレス・ィン上に
タグ信号（５６参照）と関連してバス・イン上に関連装
置アドレス（５５参照）を梯示する。操作ィンに応答し
て、チャンネルはアドレス出力４５７参照）を終了させ
、バス・イン上の妥当性アドレスを受取って検証する。

この時点迄動作が満足すべきものであると仮定すると、
チャンネルは信号指令（５８を参照）を信号し、この指
令出力信号に関連してバス・アウト上にＬＯＣＡＴＥ指
令（５９参照）によって指定された制御項パラメータを
提示する。この時点の前にチャンネルはしＯＣＡＴＥ指
令をフヱツチ及び解釈し、同様に関連する制御項をフェ
ッチし準備している（即ちバツフアしている）事は明ら
かであろう。これに基づいて制御ユニットは制御項情報
を受取り、アドレス・イン（６０参照）を終結し、チャ
ンネルとして指令アウトを終結させる（６１参照）。

次に、制御ユニットはステータス・ィン上のタグ信号に
関連してバス・ィン上に情報の２バイトを置く。これ等
のバイトの最初のバイト（６２，６３参照）は次にバイ
トが変位因子情報と区別されるステータス情報を表わす
事を示す。第２のバイト（６５，６６参照）は、制御ユ
ニットがビジィであるかないか、即ち現在他のチャンネ
ルによる通信によって占有されていないかどうかを示す
。このバイトの各々はチャンネルによって受信され、サ
ービス・アウト信号（６４，６７参照）で肯定応答され
る。第２のサービス・アウト応答（６７参照）は状態が
動作の通常の継続に対して満足すべきものである事を示
す。

このサービス・アウト６８の降下時に制御ユニットはサ
ービス・ィン６９を上昇してチャンネルをバス・アウト
上の“Ｌｏｃａｔ〆制御項７１の４つのバイトの転送に
関連して４つのサービス・アウト信号のシーケンスで応
答せしめる。上述の如くこの制御項の４バイトのうちの
３つは頁〆モリ１５．２中のオブジェクト貢空間を定め
、上記項の１つのバイトは予想された転送の方向を定義
する。制御ユニットはこの制御項を記憶して以下説明さ
れる変位因子の計算にそなえ、最後のサービス・アウト
の降下７２に基づいて、制御ユニットはステータス・ィ
ン（７４参照）に関連してバス・ィン（７３参照）上に
装置終り（ＤＥ）及びチャンネル終り（ＣＥ）ステ−タ
ス信号を与える事によってＬＯＣＡＴＥ動作の完了を信
号する。

制御ユニットは動作の完了を信号したとは云え、この動
作に関連して遂行すべき他の機能を有する。従って、制
御ユニットは制御項情報の妥当性をチェックし、変位因
子を計算し、この間にチャンネルは終りステータスの受
信に関連するホールド・アウトを終了する（７５参照）
。制御ユニットは時間の基準点としてホールド・アウト
の降下をロール・モード変位の計算に使用する。

この計算の詳細は以下説明される。ステータス・ィンの
上昇（７４参照）は同様にチャンネルを条件付けてＬＯ
ＣＡＴＥＣＣＷの連鎖ビットを認識せしめてサプレス・
アウト及びサービス・アウトを上昇せしめる（７６及び
７７参照）。

チャンネルが指令の連鎖に対して用意された事を制御ユ
ニットに知らせる通常の表示としてサービスするサプレ
ス・アウト及びサービス・アウトの同時表示は制御ユニ
ットをして操作ィン（７８参照）及びステータス・イン
（７９参照）を終了せしめる。チャンネルが主メモリ１
０からＲＥＡＤもしくはＷＲＩＴＥＣＣＷを検索し、連
鎖動作の準備をなし、他方制御ユニットが同時にメモリ
１５．２中の必要とされる頁〆モリ領域へのアクセスの
待ち時間を最小にするためのロール・モード変位因子を
予め計算している８川こよって示された中断の可変持続
時間の後に、チャンネルは制御ユニットをアドレス・ア
ウト（８１参照）及びバス・アウト上のアドレス情報（
８３参照）によって再選択する。

制御ユニットは通常の意味においてバス・ィン上の妥当
性アドレス（８６参照）と関連して操作ィン（８４参照
）及びアドレス・ィン（８５参照）で応答する。チャン
ネルは次いで指令出力（８７参照）及びバス・アウト上
に読取りもし〈は書込み指令信号（８８参照）を発生す
る。不定の遅延（以下説明される＞の後に制御ユニット
は本発明の新規な方法に従い、バス・ィン上の２バイト
の情報（９１及び９２参照）の転送と関連して２つのス
テータス・イン信号（８９及び９０参照）を発生する。
これ等の２バイトは制御ユニットによって計算されたロ
ール・モード変位因子を表示する。このトランザクショ
ンは任意の頁データが交換される前に完了しなければな
らない。ステータス・ィンの最後の降下（９３参照）及
び（以下説明される）不定の他の時間間隔の後にロール
・モード位置のアクセス可能性を示す出発信号が制御ユ
ニット中で発生される。ＲＥＡＤもしくはＷＲＩＴＥＣ
ＣＷに関連して制御ユニットがチャンネルによって適切
に選択されているならば、データの頁のバイトはもしそ
の動作がＷＲＩＴＥ（９５参照）ならば、バス・アウト
上にもし動作がＲＥＡＤ（９６参照）であるならばバス
・イン上に転送される。もし動作がＷＲＩＴＥならばデ
ータの各バイトはデータ・ィンもしくはサービス・ィン
信号（９７，９８参照）のいずれかによって要求され、
データ・アウトもしくはサービス・アウト信号（９９，
１００参照）と関連して送られる。もし動作がＲＥＭＤ
ならばデータの各バイトはデータ・インもしくはサービ
ス・イン信号のいずれかでチャンネルに送られ、データ
・アウトもしくはサービス・アウト信号のいずれかによ
ってチャンネルによって肯定応答される。第５図は第６
図に概略的に示された例示的頁〆モリ組織に関連してロ
ール・モード変位因子を計算するための制御ユニット論
理装置を示す。

この例示的メモリは１頁中の相次ぐバイトの１群のビッ
トが並列にアクセス可能であり、１頁中のバイトの相次
ぐ群が予定の率及び巡回ベースで順次アクセス可能な様
に動的シフト・レジスタ・ループに組織化された複数個
のＣＣＤメモリ配列体チップより成る。従って、各頁の
最初のバイトは同一頁の最後のバイトの後に順次アクセ
ス可能である。このメモリは多くの異なる頁の対応する
順序を有するビットが介在されたメモリになる様に組織
化され、要するにループの共通群上に介在する頁がわず
かの時間オフセットでランダム・アクセス・ベースでア
クセス可能である様にされている。任意の頁中の個々の
バイトは巡回ベースによってのみアクセス可能である。
このメモリは非選択頁群のおそい再生クロッキング及び
選択貢群の高速言売取り／書込みクロッキングのために
組織化される。第６図に提案された如く、例示的メモリ
は各群が８個のカードより成る様にカードの多数の群に
組織化され得る。

１つのこの様な群は１５０で示されている。

各カードは８行×９列に配列された７２チップの長方形
配列体を含む。１５１の如き各チップは１５２において
提示された如く１句固の別個のダイナミック，シフト・
レジスタ・ルーフ。

でアクセスされる様に配列された多重ＣＣＤビット・メ
モリ回路を含む。各ループは４０９６ビットを記憶し得
る。ループ１に関連して提案された如く、各ループは８
個の異なる頁の５１２ビットを記憶する様に配列されて
いる（ループ１中には８頁分、即ち頁ｍからｍ十７迄の
各々中における最初の５１２バイト、即ちバイト０乃至
５１１中の最初のビット、即ちビット０が記憶される）
統合された１６ループは１２８の異なる頁の各々中の５
１２ビットが記憶され得る（ループ２は８頁分即ちｍ＋
８乃至ｍ＋１５の各々５１２ビットを記憶し、ループ３
は８頁即ち貢ｍ＋１６乃至ｍ＋２３の各々の５１２ビッ
トを記憶する等々である）。１つのカード行群の単一行
中の９個のチップの各々における対応ループ中の対応ビ
ット位置は１頁の１バイトの８個のビット及びパリティ
検査ビットを記憶して並列アクセスが出釆る様にされて
いる。

従って１カード行群中の１チップ行中のチップはインタ
ーリーブ構造で（とびとびに）１２８個の異なる頁の５
１２バイト分を記憶し得る。１カード群の８個のカード
中の対応するチップ行は対応する頁の異なるバイトの記
憶のために連合されこれによって１カード群の８個のチ
ップ行中のチップが組合されて１２靴固の異なる貢の各
各中の４０９＆ゞィト（即ち８×５１２５ 即ち１２８
個の異なる頁中のすべてのバイトを記憶出釆る様になっ
ている。

１頁の相次ぐバイトは１カード群の相次ぐカード上の対
応するチップ行及びループ位置中に記憶される。

この様な８バイト群中の個々のバイト位置をアクセスす
るためのクロック・タイミングは時間がたがいちがし、
にされており、これによって８バイトの各群中の相次ぐ
バイトが同一頁の８バイトの次の群がアクセス可能にな
る直前迄連続的にアクセス可能される。第６図中の１５
３中において示された如く、メモリは２つの異なった率
でクロック・タイミング・パルス信号を受信し、クロツ
ク・ソース１５３ａから低率のパルスを、クロック・ソ
ース１５３ｂからは高率のクロックを受取る。

遅い率のクロック・パルスは非選択カード群中の記憶状
態の再生のためのタイミングのためにすべての非選択カ
ード群に印加される。１頁が謙取られるか書込まれた後
に、選択された行中のループ位置をトラックするカウン
タ（後に説明される）は非選択カード中のループ（再生
）位置を定義するカウンタで位相同期される迄高率のク
ロツク・パルスによって、キャッチ・アップ・モードで
ステップされなくてはならない。

これは以下明らかにされる如く変位因子の計算を複雑に
する。１ ５４で示された如くＵＯＣＡＴＥ制御項の貢
アドレス部内のビット群は、１５４ａにおいて解読され
た後、１つのカード群を決定し、１５４Ｍこおいて骸群
中の８つの行の１つを決定し、１５４ｃにおいて該行の
各チップの１６ループの１つを決定し、１５４ｃにおい
て指定された各ループ内の８頁時間位置の１つ１５４ｄ
において決定する。

第５図は変位因子を計算するための制御ユニット中の論
理装置を示す。線２０川ま新しく転送されたＬＯＣＡＴ
Ｅ制御項（第４図の７１を参照）のカード及び行指定部
を受取る。レジスタ２０川ま最後の前にアクセスされた
頁〆モリ領域に関連する対応アドレス情報を保持してい
る。後に説明されるタイミング連鎖がＬＯＣＡＴＥ制御
項の受信に時間的に基準をおかれるタイミング・パルス
機能ＴＯ−Ｔ４（第４図の最下部参照）を発生する。Ｔ
Ｏにおいて比較論理回路２０２は線２００上の新しいＬ
ＯＣＡＴＥアドレスをレジスタ２０１中の前のＬＯＣＡ
ＴＥアドレスと比較する。新しく指定された頁〆モリ城
を含むカード行が最後の前にアクセスされた頁〆モリ域
を含むカード行と同じである事を示して、一致が検出さ
れると、“等”出力が回路２０２から発生され、ＡＮＤ
ゲート回路２０３が条件付けられる。もし新しく指定さ
れた貢域が異なるカード行中に存在する事を意味して、
比較の結果が不等ならば、回路２０２はＡＮＤゲート回
路２０４を条件付ける“不等”出力を発生する。Ｓ（低
率）カウンタ２０５はタイミング・ソース１５３ａ（第
６図）からの低率クロック・パルスによってステップさ
れ、再生されつつあるアイドル・カード行内の貢時間位
置が決定される。

このＳカウンタの出力はゲート回路２０４に印如され、
“不等”出力状態が比較回路２０２によって発生される
時にＯＲゲート回路２０６に通過される。時刻Ｔ１（第
４図の最下部参照）において、ＯＲゲート２０６によっ
て通過された情報は新しく指定された頁のインターリー
ブ位置と関連する低位因子によって増補されてＡカウン
タ２０７にセットされる。Ａカウンタはソース１５３ｂ
（第６図）からの高率パルスによって連続的にステップ
され、この時、新しく指定された頁内の位置のトラッキ
ングを開始する。

同時刻ＴＩにソース１５３ｂからのクロック・パルスは
線２００上に最後に受取られた情報によって指定された
カード群中のチップ行に印加される。従ってこれ等のカ
ードはソース１５３ｂに関連する高率で巡回する。同様
にＴＩにおいて線２００上の新しいＬＯＣＡＴＥアドレ
スはしジスタ２０１へ導入される。その後時刻Ｔ２（第
４図の最下部参照）に、加算器２０８は線２０９を介し
てＡカウンタ２０７の現在の数値及び以下説明される２
つの定数の１つを受取りこれ等の２数の和（４０９６を
法とする）を形成する。

この結果は上述のロール・モード変位因子を表わすディ
ジツトを含む。サンプルされたＡカウントに加算さるべ
く選択された定数はＯＲゲート回路２１０及び２つのＡ
ＮＤゲート回路２ １ １もしくは２ １ ２の１つを
介して加算器２０８に通過される。

もしＲＥＡＤ動作が新しく受信されたＬＯＣＡＴＥ制御
項によって指定されると、ゲート２１１が線２１３上の
信号を介して条件付けられ、線２１４を介して受取られ
る“議取り”定数関数の表示ＣＲを転送する。もしＷＲ
ＩＴＥ動作が指定されると、線２１５上の信号によって
ゲ−ト２１２が条件付けられ、線２１６を介して受信さ
れる関連する“書込み”定数ＣＷの表示を転送する。定
数ＣＲは主メモリー０（第１図）に対する単一アクセス
を完了しＲＥＡＤＣＣＷをフェッチし、このＣＣＷに関
連する制御ユニット選択動作を準備するためにチャンネ
ルによって必要とされる最小の時間の関数である。定数
ＣＷはＷＲＩＴＥＣＣＷを探索し、次いで関連制御ユニ
ットの選択を準備し、次いで主メモリを再アクセスし及
びデータリゞィトの初期群をその後の制御ユニットのデ
ータ転送のために備えて、チャンネル。バッファ中に準
備するためにチャンネルによって必要とされる最小の時
間の関数である。主メモリをアクセスするのに必要とさ
れるチャンネルによって必要とされる最小の時間はチャ
ンネルが他のチャンネルとの回線争奪による、もしくは
メモリ誤動作の如き他の原因による任意の認められる遅
延に糟遇しない時に必要とされる時間である。Ｔ３にお
いて、加算器２０８によって発生される結果はしジス夕
２１７中にラッチされ、該結果の１部はロール・モード
変位因子としてチャンネルに転送されるために線２１８
上に利用可能となる。

選択された貢内の時間／バイト位置を表わす、レジスタ
２１７の全出力は比較回路２１９中でＡカウンタ２０７
の状態と比較される。上述の如くＴＩの後にＡカウンタ
は新しく指示された貢内のバイト時間位置をトラックす
る。比較の一致が検出される時、回路２１９はラッチ２
２０をセットする。セット状態において、ラッチ２２川
ま線２２１上に開始／停止信号を与える（第４図９４参
照）。この信号はチャンネルに関連してデータの転送を
開始するため制御ユニットを部分的に条件付ける。その
後、ラツチ２２川ま線２２２の信号Ｔ５によってリセッ
トされる。ラッチ２２０のセット出力及び比較回路２１
９の一致出力は同様にＡＮＤ回路２２３に印加され得る
。

ラッチ２２川まゲート２２３を条件付けるために時間に
おいて最初は遅すぎる様にセットされるが、ラツチはＡ
カウンタが全計数サイクルを通してステップされる様に
十分な時間セット状態に残される。ここで回路２１９の
一致出力は繰返され、この間ラツチ２２０のセット出力
はアップ状態に保持される。これによってＡＮＤゲート
２２３は線２２４を介して受取る一致したＡカウント値
をＢカゥンタ２２５に通過させる事が出来る。Ｂカゥン
夕２２５はデータ転送動作が完了する迄、高率カウンタ
１５３ｂ（第６図）からのパルスによって連続的にステ
ップされる。この時間から先はＢ及びＡカウンタは同一
値を含み、同期してステップする。これによってＢカウ
ンタは１頁転送が完了した後そして選択された群が、低
率で巡回している他の群に造ついている時に１カード群
中の１つのカード行の巡回的トラッキングを続ける事を
可能とし、これによってＡカウンタは現在の転送が完結
する時に他の転送のために備えて直ちに自由になる。も
しＲＥＡＤもしくはＷＲＩＴＥ指令信号（Ｒ／Ｗｃｍｄ
）が開始／停止信号の付勢のかなり前に受取られると、
制御ユニット中の図示された回路はバス・ィン（第４図
の９１，９２参照）を介して線２１８から変位因子をチ
ャンネルに転送し、上述の如くチャンネル・インターフ
ェースに関してデータの頁を交換する様に動作する。

Ｒ／Ｗｃｍｄ信号が遅すぎて受取られ、指示された頁の
再サイクリングなくデータ転送が開始されると、制御ユ
ニットは変位因子を再計算し、遅延されたベースの転送
を開始するため２つのモードの１つで動作する。１つ合
モードでは制御ユニット論理装置はこれが（レジスタの
出力線２１８から）予め計算された変位因子をチャンネ
ルに送る前にＲ／Ｗ ｃｍｄ信号の最新の受信を認識し
、適切な新しい変位因子を再計算する間にチャンネルに
向うその信号を単に遅延させる。

次いでこの新しい因子がチャンネルに通過される。チャ
ンネルによって調べられる時、この動作は切れ目なく、
通常の如く進行する。他のモードにおいては、制御ユニ
ットは変位因子をチャンネルに送った後にＲ／Ｗ ｃｍ
ｄの遅い受信を認識する。このモードで、制御ユニット
は米国特許第３６８８２７４号に従って指令の再試行を
譲起する。この動作において、制御ユニットは完了ステ
ータス信号（ＣＥ、ＤＥ）に関連してユニット検査（Ｕ
Ｃ）及びステータス修正子（ＳＭ）を転送し、チャンネ
ルは最後に実行されたＣＣＷ（即ちＲＥＡＤもしくはＷ
ＲＩＴＥＣＣＷ）を再フェツチし、関連する指令機能を
再実行することによって応答する。信号ＴＯ−Ｔ５を発
生するための論理装置は第５図の２３０で示されている
。

この様な論理装置は線２３２上の信号によって非同期的
に開始され得、線２３３上のＴ５信号によってアイドル
状態にリセットされ得るタイミング連鎖回路２３１を含
む。開始される時、回路２３１はカウン夕として動作し
、ＴＯ−Ｔ４に関連する状態を含む離散状態を介して図
示されないクロック・パルスによってステップされる。
開始させる信号はＯＲ回路２３４を介していくつかのソ
ースの１つからの線２３２に転送される。転送動作の通
常のシーケンスにおいては、開始信号は線２３５を介し
て受信され、図示されないラッチのセット状態遷移によ
って示される如く新しいＬＯＣＡＴＥアドレスの受信を
表わす。

同一信号はＴ２でリセツトされたラツチ２３６をセット
する。ラツチ２３６のセット状態はＡＮＤ回路２３７及
び２３８を準備し（条件付け）、信号ＴＯ及びＴＩをタ
イミング回路２３１のその後のステップ動作中に発生せ
しめる。この理由は以下明確にされ得る。線２３５の付
勢の後に信号ＴＯ−Ｔ４は上記の付勢に関連する予定の
時間毎に、順次発生され、第５図の他の回路の通常の動
作を制御する。

従ってＴＯにおいて回路２０２はゲート２０３もしくは
ゲート２０４を条件付け、夫々Ｂカウン夕２２５もしく
はＳカウン夕２０５の瞬間的値をＡカウンタ２０７に通
過させる。上述の如く、Ｂカウンタは前の転送中及びキ
ャッチ・アップ期間中に最後の前に選択されたカード行
中の頁位置をトラツクしてる。その後、ＢカウンタはＳ
カウンタ値にセットされ、Ｓカウンタをステップする低
率クロック・ソ−ス竃５３ａからステップ・パルスを受
取る様にスイッチされ、前に選択されたカード行は低率
（再生のため）でクロックされる。従ってもし回路２０
２が（前に選択されたカード行が再選択された事を意味
して）等しい事を検出すると、Ｂカウンタ値が（高率で
ステップを連続させる）カウンタ２０７へ転送され、選
択されたカード行が直ちに高率クロック・ソ−ス１５３
ｂに結合され、Ａカウン夕がその後選択された行と同期
して前進される。他方もし回路２０２が（異なる行が選
択された事を意味して）不等を検出すると、新しいアド
レス行の低率の再生サイクル位置に関連してＳカウンタ
位置がＡカウンタの転送され、その後Ａカウンタ及び新
しいアドレス行が高率において同期されてサイクルこれ
、Ｔ２において、加算器２０８Ｇま変位因子を含むロー
ル。モード・アドレスを発生し、これはＴ３にレジスタ
２１７に記憶される。Ｔ４において「 ラツチ２２０‘
まセットされ、これによってチャンネルからのＲ／Ｗｃ
ｍｄ信号の受信の適時性を決定するため開始／停止線２
２１上に基準信号を発生する。もしＲノＷｃｍｄ信号が
この基準信号の前に受信されるならば、制御ユニット中
の図示されない回路が変位因子をチャンネルに転送する
。もし制御ユニットがその後Ｒ／Ｗ ｃｍｄ受信が遅す
ぎた事を決定すると（即ちもし基準信号が変位アドレス
の転送が第４図の２５０‘こおいて図示されたチャンネ
ルからサービス・アウト信号によって完全に肯定応答さ
れる前に生ずると）制御ユニットは前に説明された如き
指令の再試行動作を開始する。そうでない時はデータ転
送動作は通常のベースで遂行される。もし制御ユニット
が極めて遅いＲノＷ ｃｍｄ信号を認識すると（即ち開
始タイミング基準と一致するかもしくは遅いと）、制御
ユニットは変位因子の転送を単に遅延し、新しい因子を
計算し、新しい因子をチャンネルに転送させ、トランス
ベアレント遅延ベースでＤＡＳＤを開始するためにチャ
ンネルに新しい因子を転送する。Ｒ／Ｗ ｃｍｄの受信
が遅い上述のいずれの場合も、制御ユニットは加算器２
０８及びレジスタ２１７を動作させて新しい変位因子を
用意しなければならない。

変位因子の転送が開始された後にＲ／Ｗ ｃｍｄが受信
される再試行の場合には、制御ユニットは再試行ステー
タスを信号する時間上の点がＡＮＤ回路２６０及びＯＲ
回路２３４を動作させこれによってタイミング連鎖回路
２３１を再開始させるのに使用される。このタイミング
連鎖回路２３１中、ラツチ２３６はリセット状態に残さ
れ、ゲート２３７及び２３８はＴＯ及びＴＩを発生出釆
なくされる。従って回路２０２−２０４及び２０６のカ
ウント開始機能はスキップされ（Ａカウンタ及び指定さ
れた行はすでに同期している入加算器２０８「レジスタ
２１７及び比較装置２１９に関連する機能のみが繰返さ
れる（再試行ステータスの転送を時間的に参照し、この
間チャンネルはＣＣＷを再準備し及びＲ／Ｗ ｃｍｄ信
号の転送を再実行する）。極めて遅い場合は、開始基準
と一致しもし〈は遅れるＲ／Ｗ ｃｍｄ信号の受信が連
鎖回路２３１の動作を開始させるためＡＮＤゲート２６
１及びＯＲ回路２３４を動作させるための時間の参照
点として使用される。

ここで再びゲート２３７及び２３８はＴＯ及びＴＩを抑
圧し、回路２０８及び２１７は遅延されたベース（Ｒ／
Ｗ ｃｍｄ信号の受信に関連して）チャンネルに送られ
る新しい変位因子を用意する様に動作する。上述の再試
行及び極めて遅い場合のタイミングは第７図に示されて
いる。

極めて遅い場合には、開始基準は、ＲノＷ ｃｍｄ信号
が２８１で示された如く受取られつつある間に任意の変
位因子の情報の転送の前に影の付された間隔で生ずる。
再試行の場合には、開始基準は２８３及び２８４に変位
因子バイトの転送中もしくは後に２８２において示され
た如く生じる。制御ユニットとして２８６（ＣＥ，ＤＥ
，ＵＣ及びＳＭ）でチャンネルに再試行ステータスを提
示せしめる。第８図は制御ユニットによって発生された
ロール・モード変位因子を受取り、使用するチャンネル
論理装置を概略的に示す。

変位因子はステータス・ィン上のタグ信号（第４図８９
，９０参照）を伴ってバス・ィン上に１時に１バイトを
受取る２バイト数である（第４図９１，９２参照）。高
位のバイトが最初に受取られ、形式＆縄ｂｂｂｂを有す
る。ここでｂビットは変位因子数の有意の高位のビット
を表わす１及び０ビットであり、ｘビットは非有意（不
問）ビットであり、ｆビットはこの様にして転送される
ステータス情報（第４図６２，６５参照）から変位因子
を区別するフラッグである。変位因子情報が転送される
時はｆビット値は０であり、他方ステータス情報が転送
される時は、該値は１である。変位因子の下位バイトは
形式ｂｂｏｏｏｏｏｏを有し、ここで６個の最下位ビッ
トは常に０であり（なんとなればチャンネルは以下説明
される如く、６４バイトの群として主メモリをデータを
交換し、従ってこの様な転送のための主メモＩＪ‘こ対
するすべてのアドレスは６心ゞイトの境界（区域）を画
定するからである）及びｂビットは変数１及び０値を有
する。変位因子バイトは２９９においてＢＵＳＩＮ上に
受信され、レジスタ３００のバイト・セクションへ挿入
される。

唯２つのバイト・セクションを有する如く示されている
が、このレジス外ま明らかに他のセクションを有し得、
もし有する時はすべて０にセットされる。変位因子の高
位バイトは３０２において印加される変位因子ゲート信
号ＤＦＩの制御の下にレジスタ３００の左手の高位セク
ション３０１に記憶される。変位因子の低位バイトは３
０４に印加されるゲート信号ＤＦ２の制御の下にレジス
タ３００の最下位バイト・セクション３０３へ挿入され
る。ゲート信号ＤＦＩは反転器３０６、ステータス１ィ
ン線３０７及びセット／リセット・ラツチ３０９のセッ
ト出力３０８から同時に受取られる信号に応答してＡＮ
Ｄゲート３０５によって発生される。

反転器３０６はバス・ィンの最高位のビット線３１０か
ら入力を受取り、この線に現われるビット信号を反転さ
れる。ラツチ３０９は、頁〆モリ・アドレスがアドレス
・ィンを伴なつてバス・ィン上に受取られ（第４図の８
６，８５参照）、回路３１０‘こよって認識される。バ
ス・イン上の０の高位ビットは変位因子の高位バイトは
転送されつつある時にのみステータス・ィンの付勢と一
致するので、ＡＮＤゲート３０５はこのバイトが転送さ
れつつある時のみＤＦＩ信号を転送する。レジスタ・セ
クション３０１の入力へのゲートを加えて、ＤＦＩはラ
ツチ３１ １をセットち、ラツチ３０９をリセットする
。セット条件においてラッチ３１ １はゲート信号ＤＦ
２を発生するためのＡＮＤゲート３１２を条件付ける。
ゲート３１２はラツチ３１１のセット条件、ラツチ３０
９のリセット条件及びステータス・ィンの付勢の同時発
生に応答して動作する。従って、ＤＦ２は変位因子の第
２（最下位）バイトの到着と一致する。レジスタ・セク
ション３０３へ変位因子の低位バイトをゲートするのに
加えて、ＤＦ２はラツチ３１１をリセットする。変位因
子はしジスタ３００へロードされる時、最初の３バイト
（２４ビット）データ・アドレス値がゲート３２１及び
バス線３２２を介してレジスタ３２川こ転送される。

新しい（最も新しく検索された）ＣＣＷの上述のデータ
・アドレス項に対応する最初の値は（バイトの有意性が
減少する順序に）ｂｂｂｂｂｂｂｂｂｂｂｂｏｏｏｏｏ
ｏｏｏｏｏｏｏなる形式を有する。

ここで１２個の下位ビットは上述の如く主メモリの４０
９６（即ち公２）バイトの頁〆モリ域の容易に同定可能
な境界のアドレスを画定するために常にすべて０でなけ
れはならない。１２の高位ビットｂは任意の構成の１及
び０値を有し得る。

レジス夕３００及び３２０が共に変位因子及び初期アド
レスで夫々ロードされた時、加算器３２３はこの値の和
を生ずる様に動作する。

全部でない迄も多くの現代のチャンネルはこの機能を遂
行し得る加算器を含み、アクセスし得る。加算器３２３
の結果の出力は３２８及び３２６で示されたゲートを経
てレジス夕３２４へ導入される。ゲート３２５は結果の
１２個の最下位ビットを、ゲート３２６は結果の１２個
の高位ビットを夫々１２ビット・セクションへ転送する
。ゲート３２５及び３２６は共にその特定の転送のため
に及び加算器３２３及びレジスタ３２４間の情報の他の
転送のためにィネーブルされる。しかしながら、以下説
明される或る条件の下に、ゲート３２５はすべて０をレ
ジスタ３２４の下位セクションに強制する様に脱勢され
る。レジスタ３２４中の結果の値はレジスタ３２０へそ
の後転送される。

効率のために現在考察中のチャンネルは主メモリとバイ
ト並列ベースで、好ましくは多重バイトの群でデータを
交換する様に適合されていなくてはならない。説明され
ている実施例では、この転送中に６４ゞィトの群に関連
して遂行される。従って、６心ゞィトのデータの最初の
群がＲＥＡＤ指令動作により制御ユニットから受取られ
、図示されないチャンネル・データ・バッファ中でアセ
ンブルされる時もしくはＷＲＩＴＥ指令動作に基づいて
チャンネルが王〆モリからデータの６４のバイトの最初
の群を受取る用意がある時、レジスタ３２０中に記憶さ
れたアーギメント・アドレス値は修正される事なく加算
器３２３及びレジスタ３２４を通して巡回され、バス３
２７を介して主メモリ中のアドレス制御装置に提示され
「レジスタ３２０に戻される。バス３２７上のアドレス
は王〆モリ中の６４バイト領域を探知し、６４データ・
バイトの第１の群をフェッチもしくは記憶するのに使用
される。データ・バイトのこの第１の群が転送された後
に、レジスタ３２０中の値は再び加算器３２３を介して
再び巡回され、この間に加算器の右側入力上にインクレ
メント線３２８がゲート３２８ａの動作によって付勢さ
れる。

線３２８が付勢される事によって、１のインクレメント
加算器の第７の低位のビット位置に加算され、レジスタ
３２０から受取られるアドレスは炎（即ち６４）だけイ
ンクレメントされ、インクレメントされた結果のアドレ
スはしジス夕３２０中に記憶される。上述の過程が繰返
され、６４データリゞィトの相次ぐ群が主メモリへ、も
しくは主メモリから転送される。

各群中の転送された、インクレメント動作がＡＮＤゲー
ト３２８ａの付勢によって遂行される。この各アドレス
・インクレメント動作に関連して、結果のアドレスのビ
ット６−１１（即ち、１２個の低位のビット中の６個の
高位ビット）がＡＮＤ回路３２９によって検査される。
これ等の６ビットがすべて１でなければ、どの様な動作
も行われない。しかしながら、もしこれ等のビットがす
べて１ならばその“すべて１”の出力３３１が付勢され
、“すべて１ではない”出力３３２は脱勢される。“す
べて１ではない”出力はゲート３２６及び３２８ａのィ
ネーブル状態の“ａｎｄ”因子であるので、加算器３２
３を通しその後の加算器３２３を通過するインクレメン
ト転送（ＡＮＤゲート３２８ａの励起による転送）に基
づき、第７位の低位のビットに関連するインクレメント
動作はサプレスされ、０がレジス夕３２４中の結果のア
ドレス・ェントリの１２個の最下位の位置に強制され、
ラッチ３３０はＡＮＤゲート３３３の動作によりリセッ
トされる。

これ等の動作の結果として、現在アクセスされつつある
頁〆モリ領域の上方境界に隣接する６心ゞィト・メモリ
領域の位置を決定する時（アドレス・ビット６一１１が
すべて１である）、アドレス値は次のインクレメント動
作時に修正され、現在アクセス頁〆モリ領域の下位のア
ドレス境界にある６４ゞィト・メモリ領域の位置が決定
される（即ち、１２個の最下位ビットは１２個の最高位
ビットを変更する事なくすべて０にセットされる）。従
ってアドレスを頁〆モリ領域中の上方境界リミットから
下方境界リミットヘステツプするこのアドレス・シーケ
ンスの巡回は変位因子値にかかわらず自動的に達成され
る。各アドレス・インクレメント動作に関連して、チヤ
ンネルは炎のインクレメントでレジス夕３３４中に記億
されたカウント語をデクレメントする様動作する。

カウント語は主メモリに関連して転送されるバイトの数
を表わす。このカウント語は主メモリに関連して転送さ
れたバイトの数を表わし、現在有効なＣＣＷのカウント
・フィ−ルド中の値に対応する初期値を有する。デクレ
メントされたカウント値が０である時、回路３３６はこ
の値を（完全な頁が転送された表示として）検出し、線
３３７上の信号を生ずるものとして動作の転送及びイン
クレメント段階を終了させる線３３７上に信号を生ずる
（即ちデータ転送は主メモリに関連して終結する）。こ
の分野の専門家の多くのチャンネルはマイクロプログラ
ム動作に対するために組織化される。

この様なチャンネルに関連して、第８図に示され、素子
３０２，３０４−３１２，３２８ａ，３２９，３３０，
３３３，３３６並びにレジスタ３２０及び３２４への入
力のゲート動作についての制御装置を含む論理素子の多
くの動作は簡潔なプログラム手順によって具体化され得
る事は明らかであろう。しかしながら、これはこれ等の
要素及び具体化の特定の形式は本発明の１部をなすもの
とは考えられない。さらにこの分野の専門家にとっては
下方境界デ−夕・アドレスに上方境界デー夕・アドレス
を循環リンケージに関連する機能、即ち更新されたデー
タ・アドレス値の１２の下位ビット中のすべての１を検
出する機能、３２８ａにおいて次のインクレメント機能
をサプレスする事及び巡回されたアドレス機能の１２の
最下位ビットへ０を強制する事は、例えば１２の最下位
ビット中のすべての１を検出する事及び次のインクレメ
ント動作中に第１法蚤目のビット位置への関連するキャ
リを禁止する事（この方法は加算器３２３の内部修正を
必要とするが〉によると云った他の便法によって容易に
遂行され得る事は明らかであるつｏ

【図面の簡単な説明】

第１図は本発明の実施のために簡単に適合され得る代表
的従来の情報処理システムを示した概略的ブロック図で
ある。 １０・・・・・・メモリ、１２・・・・・・ＣＰＵ、・
１ ４．・．，．．チャンネル、１５，１６……制御ユ
ニット、１５′，１５″，１６′，１６″・・・・・・
１／０装置、２４……バス制御ユニット。 第２図はチャンネル及び制御ユニット間の通常の従来の
１／０ユニットを示した図である。 第３図は本発明に従う動作に特に適合されたチャンネル
及び頁〆モリを含むシステムの図である。１０・・・・
・・主メモリ、１４．１・・・・・・改良チャンネル、
１５．１・…・・改良ユニット、１５．２・・・・・−
頁〆モリ配列体、１７・…・・通常のインターフヱ−ス
。 第４図は第１図乃至第３図に例示されたシステム環境に
おいて本発明の実施に関連して１／０インターフェース
信号の態様を示したタイミング図である。 第５図は第６図に概略的に示された例示的頁〆モＩＪ組
織に関連して本発明に従うロール・モード変位アドレス
を予め計算する制御ユニット論理装置を示した図である
。第６図は例示的頁〆モリ組織の図である。第７図は本
発明に従う１／○インターフェース信号の他の態様を示
したタイミング図である。第８図はチャンネル論理装置
を示した図である。ＦＩＧ．Ｉ ＦＩＧ．３ ＦＩＧ．２ ＦＩＧ．６ す ○ 山 ＦＩＧ．Ｓ ＦＩＧ．７ ＦＩＧ．９

Claims (1)

【特許請求の範囲】
1. １ 主メモリ、該主メモリ中に記憶されていて連鎖され
   る指令のプログラムを実行する様に適合された入出力チ
   ヤンネル、２次メモリ、及び上記入出力チヤンネルを介
   して上記主メモリ及び上記２次メモリ間でデータを転送
   するための制御ユニツトを含むデータ処理システムにお
   いて、上記入出力チヤンネルによる予定の第１の指令の
   実行に関連し上記入出力チヤンネルから受取られる第１
   の指令信号に応答して、データ転送に備えて上記第２の
   メモリの選択された部分に関連する先回り同期化動作を
   遂行し、この同期化動作が遂行される間に同時に上記第
   １の指令に連鎖され、上記データ転送を定義する予定の
   第２の指令を準備するため指令連鎖動作を遂行する上記
   制御ユニツトに関連する装置と、上記入出力チヤンネル
   によぬ上記第２の指令の実行に関連して、上記入出力チ
   ヤンネルからの第２の指令信号に応答し、上記先回り同
   期化動作がない場合に上記データの転送が開始され得る
   任意の時間よりも早い上記先回り同期化動作に関連する
   時間に上記入出力チヤンネル及び上記２次メモリの選択
   された部分間でデータの転送を開始させるための上記制
   御ユニツトに関連する装置とより成る頁メモリのパフオ
   ーマンスを最適化するためのシステム。