JPS6019661B2 - Electrode formation method - Google Patents

Description

【発明の詳細な説明】 本発明は半導体素子の製造に際しての電極形成方法に関
する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for forming electrodes in manufacturing semiconductor devices.

半導体素子の電極としては、例えば金、白金、タングス
テン、モリブデン等よりなる多層膜構造の耐酸、耐湿性
の電極が提案されている。As electrodes for semiconductor devices, acid-resistant and moisture-resistant electrodes having a multilayer structure made of, for example, gold, platinum, tungsten, molybdenum, etc., have been proposed.

この多層膜構造の電極形成においては、その後着用金属
として一般にチタン薄膜が用いられるが、各層を所定の
電極パターンに化学エッチングする際にサンドエッチン
グを生じいろいろな障害を生じ易し、。例えば第１図Ａ
及びＢに示すように所要の半導体領域１上にその電極を
被着形成する部分に窓孔を有するＳｉ０２膜の如き絶縁
膜２を被着して後、窓孔を含む絶縁膜２上の全面に順次
チタン薄層３、タングステン層４及び金層５を蒸着し、
次いで金層５上の電極として残すべき部分に感光性樹脂
層よりなるエッチングレジスト層６を形成し、然る後夫
々対応するエッチング液によって各金層５、タングステ
ン層４及びチタン薄層３をエッチングし最終的に所定パ
ターンの多層膜構造の電極７が形成される。しかし乍ら
、この場合チタン薄層３のエッチング時においてサンド
エッチングが大きいために第１図Ｂに示すように半導体
領域１に対する電極７の実効被着面積が小さくなり電極
７の被着強度が弱くなる。又、サイドエッチングによっ
てそのエッチング除去された空間部８に薬品等の汚染物
が溜りこれが絶縁膜２中に不純物として浸入し素子の特
性を劣化するような好ましくない現象が起る。本発明は
多層膜構造の電極の形成に際して、サンドエッチングを
生ずることなく薬品その他の汚染物質や残存しないよう
にし信頼性が高く、且つ接着強度の大なる電極を形成で
きるようにし、又極めて微小なパターンの多層膜構造の
電極が形成できるようにした電極形成法を提供するもの
である。In forming electrodes of this multilayer structure, a titanium thin film is generally used as the metal to be deposited afterwards, but when each layer is chemically etched into a predetermined electrode pattern, sand etching is likely to occur, causing various problems. For example, Figure 1A
And as shown in B, after depositing an insulating film 2 such as a Si02 film having a window hole in the part where the electrode is to be deposited on the required semiconductor region 1, the entire surface of the insulating film 2 including the window hole is deposited. A thin titanium layer 3, a tungsten layer 4 and a gold layer 5 are sequentially deposited on the
Next, an etching resist layer 6 made of a photosensitive resin layer is formed on the portion of the gold layer 5 that is to be left as an electrode, and then each gold layer 5, tungsten layer 4, and titanium thin layer 3 are etched using the corresponding etching solution. Finally, an electrode 7 having a multilayer film structure having a predetermined pattern is formed. However, in this case, since sand etching is large during etching of the thin titanium layer 3, the effective adhesion area of the electrode 7 to the semiconductor region 1 becomes small as shown in FIG. 1B, and the adhesion strength of the electrode 7 becomes weak. Become. Moreover, contaminants such as chemicals accumulate in the space 8 removed by side etching, which infiltrates into the insulating film 2 as impurities, resulting in an undesirable phenomenon in which the characteristics of the device are deteriorated. The present invention makes it possible to form electrodes with a multilayer film structure by eliminating sand etching and leaving behind no chemicals or other contaminants, making it possible to form electrodes with high reliability and high adhesive strength. The present invention provides an electrode formation method that allows formation of an electrode with a patterned multilayer film structure.

以下第２図を用いて本発明の電極形成法の一例を詳細に
説明する。An example of the electrode forming method of the present invention will be explained in detail below with reference to FIG.

尚、図に於いてはトランジスタのベース・ェミッタの電
極形成に適用した場合であり、図に於いて１１はコレク
タ領域、１２はベース領域、１３はェミッタ領域を夫々
示し、又１４はＳｉ０２の如き絶縁膜を示す。The figure shows a case in which it is applied to the formation of base and emitter electrodes of a transistor. Shows an insulating film.

まず本発明に於いては例えばシリコン半導体基体１０に
コレクタ領域１１、ベース領域１２、ェミッタ領域１３
が夫々形成された後、その半導体基体１０上の絶縁膜１
４に対しベース電極及びェミッタ電極を形成する部分の
絶縁膜をフオトヱツチングによって除去し夫々窓孔１４
Ｂ及び１４Ｅを形成する。First, in the present invention, for example, a collector region 11, a base region 12, an emitter region 13 are formed on a silicon semiconductor substrate 10.
are formed, the insulating film 1 on the semiconductor substrate 10 is formed.
4, the insulating film in the parts where the base electrode and emitter electrode will be formed is removed by photoetching, and a window hole 14 is formed in each part.
B and 14E are formed.

そしてこの窓孔１４Ｂ及び１４Ｅが形成された後その窓
孔１４Ｂ及び１４Ｅを含む全面に例えば３００〜５００
Ａ程度の白金１５を蒸着し（第２図Ａ）、４００００５
分間の熱処理を施して後熱王水の中に入れて絶系談漠１
５上及び過剰の白金１５を除去する。この白金１５によ
ってベース電極あるいはヱミッタ電極を形成する部分の
半導体界面にオーミックコンタクトに供し得る白金シリ
サィド層１６が形成される（第２図Ｂ）。次に基体１０
上の全面に感光性樹脂層例えばネガタイプのＯＭ町一８
３（商品名）を塗布し所定パターンに露光現象して後、
電極を形成せざる部分上にのみ爾後剥離層となる第１の
レジスト層１７を形成する（第２図Ｃ）。After the window holes 14B and 14E are formed, the entire surface including the window holes 14B and 14E is coated with, for example, 300 to 500
Platinum 15 of grade A was deposited (Fig. 2 A), 400005
Heat treated for 1 minute and then placed in hot aqua regia 1
5 and excess platinum 15 are removed. This platinum 15 forms a platinum silicide layer 16 that can serve as an ohmic contact at the semiconductor interface at the portion where the base electrode or emitter electrode is to be formed (FIG. 2B). Next, the base 10
A photosensitive resin layer is applied to the entire surface, such as a negative type OM Machichi 8.
After applying 3 (product name) and exposing it to a predetermined pattern,
A first resist layer 17, which will later become a peeling layer, is formed only on the portion where no electrode is to be formed (FIG. 2C).

レジスト層１７の膜厚は例えば５０００△程度である。
現像処理した後酸素プラズマにて電極を形成すべき部分
の表面の有機系残存物を洗浄し、しかる後ライトエッチ
ング（軽いエッチング）にて白金シリサイド層１６上の
薄い酸化膜を除去する。ライトエッチングのエッチング
液としては日２０とＨＦとＮＨ４Ｆとを夫々１０００：
１２：１００の割合で混合せる溶液を用い得る。ここで
レジスト層１７は爾後これを剥離することによってレジ
スト層１７上に彼着せる不要の金属層を同時に選択除去
するために用いられる。次にレジスト層１７が付着され
たままの状態で全面に順次チタン（Ｔｉ）層１８、タン
グステン（Ｗ）層１９、チタン（Ｔｉ）層２０及び金（
Ａｕ）層２１を夫々蒸着する。ここで第１のチタン簿層
１８の厚さは５００Ａ〜１５００Ａ程度、第２の夕ング
ステン層１９の厚さは３００Ａ〜１５００Ａ程度、第３
のチタン層２０の厚さは３００Ａ〜５００△程度、第４
の金層２１の厚さは６０００Ａ〜１．５ム程度とするを
可とする。又第１のチタン層１８及び第３のチタン層２
０はその上下層の金属層の接着用に供され、第２のタン
グステン層１９は相互拡散防止用に供され、第４の金層
２１はワイヤーボンド及び電導用に供されるものである
。そして本例に於いては特に第１〜第３の各層１８，１
９及び２０を下層電極２２とし第４の金層２１を上層電
極と称する。 」各金属層１８，１９，２０及び
２１の蒸着終了後、再度マスク合わせをなし金層２１上
の電極として残す部分上に第２のレジスト層２３を彼着
形成する（第２図Ｄ）。The thickness of the resist layer 17 is, for example, about 5000Δ.
After development, the organic residue on the surface of the portion where the electrode is to be formed is cleaned with oxygen plasma, and then the thin oxide film on the platinum silicide layer 16 is removed by light etching. Etching solutions for light etching include Day 20, HF, and NH4F at 1000% each.
A 12:100 mixed solution may be used. Here, the resist layer 17 is used to simultaneously selectively remove an unnecessary metal layer deposited on the resist layer 17 by peeling it off. Next, with the resist layer 17 still attached, a titanium (Ti) layer 18, a tungsten (W) layer 19, a titanium (Ti) layer 20, and a gold (
Au) layers 21 are respectively deposited. Here, the thickness of the first titanium layer 18 is about 500A to 1500A, the thickness of the second titanium layer 19 is about 300A to 1500A, and the thickness of the third titanium layer 18 is about 300A to 1500A.
The thickness of the titanium layer 20 is about 300A to 500Δ,
The thickness of the gold layer 21 may be approximately 6000 Å to 1.5 µm. Also, the first titanium layer 18 and the third titanium layer 2
0 is used for bonding the upper and lower metal layers, the second tungsten layer 19 is used to prevent mutual diffusion, and the fourth gold layer 21 is used for wire bonding and conduction. In this example, especially the first to third layers 18, 1
9 and 20 are referred to as lower layer electrodes, and the fourth gold layer 21 is referred to as an upper layer electrode. After the vapor deposition of each of the metal layers 18, 19, 20, and 21 is completed, the masks are again aligned and a second resist layer 23 is formed on the portion of the metal layer 21 that is to be left as an electrode (FIG. 2D).

この場合のレジスト層２３はポジタイプ例えばＡＺ−１
３５の（商品名）を用いる。このレジスト層２３を露光
する時のマスクは第２図Ｃの工程で用いたマスクと同様
のマスクを使用し、ボンドパットのような合わせやすい
パターンを目印とする。次にレジスト層２３をマスクと
して金層２１を選択的にエッチング除去する（第２図Ｅ
）。In this case, the resist layer 23 is of a positive type, for example, AZ-1.
35 (product name) is used. When exposing this resist layer 23, a mask similar to that used in the step shown in FIG. 2C is used, and a pattern that is easy to match, such as a bond pad, is used as a mark. Next, the gold layer 21 is selectively etched away using the resist layer 23 as a mask (see Fig. 2E).
).

金層２１のエッチングとしてはイオンミーリング、逆ス
パッタ‐又は沃度系エッチャントでなされ得る。次にケ
ミストリツパー（例えば商品名：Ｊ−１００）煮沸と超
音波を併用して第１のレジスト層１７及び第２のレジス
ト層２３を剥離し、第１のレジスト層１７の剥離に際し
その上の下層電極２３を同時に選択剥離して所望パター
ンの電極即ちベース電極２４及びェミッタ電極２５を形
成する。然る後熱処理を施し例えば４００００でフオー
ミングガス中３０分以上の熱処理を施して完成する。斯
る電極形成法によれば、下層電極層２２のサイドエッチ
ングがないので従来のように電極がひさし状とならず、
逆に下層電極層２２が上層電極層２１よりも外方にはみ
出した構造となる。すなわち、第３図Ａ〜Ｃに示すよう
に上層電極層２１の選択エッチングの際にはしジスト層
２３よりも一部内方にエッチングされる所謂サイドエッ
チングが生じ、第１のレジスト層１７の段差の部分まで
が露出し、その後下層電極層２３の選択剥離を行うので
、丁度下層電極層２２が上層電極層２１よりも外にはみ
出した状態となる。このために電極の被着強度が保証さ
れ、且つ薬品その他の汚染物質の残存が確実に回避され
、不純物の絶縁膜１４への侵入等の素子の特性劣化の原
因を除去することができる。又、単にレジスト層との共
働による選択剥離で電極を形成することも考えられるが
、この場合粗いパターンではしジスト層を厚く形成でき
るのでその上の電極の選択剥離が容易であるが、微細パ
ターンの場合にはしジスト層を厚くすることができない
ので充分な選択剥離ができない。しかしながら本発明の
ように上層電極２１のエッチングと下層電極２２の選択
剥離を利用することにより、微細パターンの電極形成も
可能となる。又電極の密着性ならびにオミクコンタクト
が良好となる。Etching of the gold layer 21 can be performed by ion milling, reverse sputtering, or an iodine-based etchant. Next, the first resist layer 17 and the second resist layer 23 are peeled off using a chemical stripper (for example, trade name: J-100) in combination with boiling and ultrasonic waves. At the same time, the lower layer electrode 23 is selectively peeled off to form a desired pattern of electrodes, that is, a base electrode 24 and an emitter electrode 25. After that, heat treatment is performed, for example, in a forming gas of 40,000 ℃ for 30 minutes or more to complete the process. According to such an electrode forming method, there is no side etching of the lower electrode layer 22, so the electrode does not have an eave shape as in the conventional method.
Conversely, the structure is such that the lower electrode layer 22 protrudes outward from the upper electrode layer 21. That is, as shown in FIGS. 3A to 3C, when the upper electrode layer 21 is selectively etched, so-called side etching occurs in which the upper electrode layer 21 is partially etched inward than the resist layer 23, and the step of the first resist layer 17 is removed. Since the lower electrode layer 23 is selectively peeled off after the lower electrode layer 23 is exposed, the lower electrode layer 22 just protrudes beyond the upper electrode layer 21. For this reason, the adhesion strength of the electrode is guaranteed, and the remaining presence of chemicals and other contaminants is reliably avoided, and causes of deterioration of device characteristics such as impurities entering the insulating film 14 can be eliminated. It is also possible to form electrodes simply by selective peeling in cooperation with the resist layer, but in this case, the resist layer can be formed thickly with a rough pattern, making it easy to selectively peel the electrodes on it. In the case of a pattern, it is not possible to make the resist layer thick, so sufficient selective peeling cannot be performed. However, by utilizing etching of the upper layer electrode 21 and selective peeling of the lower layer electrode 22 as in the present invention, it is also possible to form an electrode with a fine pattern. Further, the adhesion of the electrode and the omic contact are improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図Ａ及びＢは従来の電極形成法の一例を示す工程図
、第２図Ａ乃至Ｆは本発明による電極形成法の一例を示
す工程図、第３図Ａ乃至Ｃは本発明の説明に供する要部
の工程図である。 １４は絶縁膜、１５は白金層、１６は白金シリサィド層
、１７はしジスト層、２１は上層電極、２２は下層電極
、２３はしジスト層である。 第１図Ａ第１図Ｂ 第２図Ａ 第２図Ｂ 第２図Ｃ 第２図Ｄ 第２図Ｅ 第２図Ｆ 第３図Ａ 第３図Ｂ 第３図ＣFigures 1A and B are process diagrams showing an example of a conventional electrode forming method, Figures 2A to F are process diagrams showing an example of an electrode forming method according to the present invention, and Figures 3A to C are illustrations of the present invention. FIG. 14 is an insulating film, 15 is a platinum layer, 16 is a platinum silicide layer, 17 is a resist layer, 21 is an upper layer electrode, 22 is a lower layer electrode, and 23 is a resist layer. Figure 1A Figure 1B Figure 2A Figure 2B Figure 2C Figure 2D Figure 2E Figure 2F Figure 3A Figure 3B Figure 3C

Claims (1)

【特許請求の範囲】[Claims] １ 半導体基体上に少なくとも２層以上の電極層よりな
る単一電極を形成するに当り、電極を形成しない不所望
部分に第１の感光性樹脂層を被着形成する工程と、上記
基体の全面に下層電極及び上層電極を形成する工程と、
上記上層電極上に上記第１の感光性樹脂層の形成時のマ
スクと同一マスクを用いて上記第１の感光性樹脂とは逆
パターンの第２の感光性樹脂層を形成する工程と、該第
２の感光性樹脂層をマスクに上記上層電極をサイドエツ
チングが生ずる如く選択エツチングする工程と、上記第
１の感光性樹脂層を除去すると同時にその上の下層電極
を選択除去する工程とを有して成る電極形成法。1. When forming a single electrode consisting of at least two or more electrode layers on a semiconductor substrate, a step of depositing a first photosensitive resin layer on an undesired portion where no electrode is to be formed, and a step of forming a first photosensitive resin layer on the entire surface of the substrate. forming a lower layer electrode and an upper layer electrode;
forming a second photosensitive resin layer with a pattern opposite to that of the first photosensitive resin on the upper electrode using the same mask as the mask used when forming the first photosensitive resin layer; It includes the steps of selectively etching the upper layer electrode using the second photosensitive resin layer as a mask so as to cause side etching, and simultaneously removing the first photosensitive resin layer and selectively removing the lower layer electrode thereon. Electrode formation method.