JPS60194559A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS60194559A JPS60194559A JP59049043A JP4904384A JPS60194559A JP S60194559 A JPS60194559 A JP S60194559A JP 59049043 A JP59049043 A JP 59049043A JP 4904384 A JP4904384 A JP 4904384A JP S60194559 A JPS60194559 A JP S60194559A
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- Japan
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- layer
- type
- impurity
- semiconductor substrate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の構造と製造方法に関し、特に相補
型絶縁ゲート電界効果半導体装置（以下、ＣＭＩＳ半導
体装置と称する）の構造と製造方法に適用して有用な技
術に関するものである。
型絶縁ゲート電界効果半導体装置（以下、ＣＭＩＳ半導
体装置と称する）の構造と製造方法に適用して有用な技
術に関するものである。
ＣＭＩＳ半導体装置は第１導電型を有する半導体基板内
に、第２導電型のウェル層が存在する構造になっている
。このＣＭＩ Ｓ半導体装置においては、半導体基板と
ウェル層および両領域に存在するソース−ドレイン層に
よって、寄生ＰＮＰ トランジスタと寄生ＮＰＮトラン
ジスタが作られる。
に、第２導電型のウェル層が存在する構造になっている
。このＣＭＩ Ｓ半導体装置においては、半導体基板と
ウェル層および両領域に存在するソース−ドレイン層に
よって、寄生ＰＮＰ トランジスタと寄生ＮＰＮトラン
ジスタが作られる。
ＣＭＩＳ半導体装置稼動時に電源電圧の変動やトリガ電
圧の入力等によって前記寄生ＰＮＰ ）ランジスタと寄
生ＮＰＮ）ランジスタが動作し、両ト２ンジスタに過大
な電流が流れ、素子を破壊してしまう場合が発生する。
圧の入力等によって前記寄生ＰＮＰ ）ランジスタと寄
生ＮＰＮ）ランジスタが動作し、両ト２ンジスタに過大
な電流が流れ、素子を破壊してしまう場合が発生する。
この現象を一般にラッチアップ現象と称している。
このラッチアップ現象を防止するために、寄生トランジ
スタのエミッタ接地電流増幅率（以下、ｈｆｅと称す）
、あるいはウェル層の寄生抵抗を下げる技術が例えば、
日経エレクトロニクス、１９８２年６月２１日号ｐ１３
６〜ｐ１６２に記載されている。また、この原理を応用
した例として、ウェル層の１部を低抵抗化する技術が、
ＩＥＤＭ。
スタのエミッタ接地電流増幅率（以下、ｈｆｅと称す）
、あるいはウェル層の寄生抵抗を下げる技術が例えば、
日経エレクトロニクス、１９８２年６月２１日号ｐ１３
６〜ｐ１６２に記載されている。また、この原理を応用
した例として、ウェル層の１部を低抵抗化する技術が、
ＩＥＤＭ。
’８２．ｐ４７０〜ｐ４７３に知られている。これは、
まずウェル層を高濃度不純物層として形成し、のちに、
逆導電型の不純物をウェル層表面に導入し、ウェル層表
面のみを低濃度化するものである。
まずウェル層を高濃度不純物層として形成し、のちに、
逆導電型の不純物をウェル層表面に導入し、ウェル層表
面のみを低濃度化するものである。
この技術によれば、ソース・ドレインが形成されるウェ
ル層表面以外は低抵抗化し、ラッチアップ現象がある程
度防止出来る。
ル層表面以外は低抵抗化し、ラッチアップ現象がある程
度防止出来る。
しかしながら、本発明者は、前記技術には次のような欠
点があることを発見した。
点があることを発見した。
つまり、基板とは逆の第２導電型の高い濃度の不純物層
を形成したのち、第１導電型の不純物をウェル層表面に
導入する前記ウェル層形成方法においては、ウェル層の
表面におけるＮ導電型とＰ導電型の全不純物量が増加す
るために、ウェル層内に形成した絶縁グー）を界効果ト
ランジスタ（以下、ＭＩＳＦＥＴと称する）の特性が劣
化してしまう。具体的には、キャリア移動度の低下、ソ
ース・ドレイン領域と基板との接合容量（メモリＩＣに
おいてはデータ線容量となる）の増加による応答速度の
低下、更には接合耐圧の低下等が生ずる。
を形成したのち、第１導電型の不純物をウェル層表面に
導入する前記ウェル層形成方法においては、ウェル層の
表面におけるＮ導電型とＰ導電型の全不純物量が増加す
るために、ウェル層内に形成した絶縁グー）を界効果ト
ランジスタ（以下、ＭＩＳＦＥＴと称する）の特性が劣
化してしまう。具体的には、キャリア移動度の低下、ソ
ース・ドレイン領域と基板との接合容量（メモリＩＣに
おいてはデータ線容量となる）の増加による応答速度の
低下、更には接合耐圧の低下等が生ずる。
本発明の目的は、ウェル層内のＭＩＳＦＥＴの特性を劣
化させることなくラッチアップを防止するＣＭＩＳ半導
体装置の構造とその製造方法を提供するものである。
化させることなくラッチアップを防止するＣＭＩＳ半導
体装置の構造とその製造方法を提供するものである。
本発明の他の目的は、低消費電力、高速化可能なＣＭＩ
Ｓ半導体装置の技術を提供することにある。
Ｓ半導体装置の技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面からあきらかになるであろ
う。
明細書の記述および添付図面からあきらかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、ウェル層と半導体基板との接合領域にウェル
層の不純物濃度よりも高い不純物層を、ソース・ドレイ
ンを形成すべきウェル層表面付近の不純物量を変化させ
ることな（導入することにより、ラッチアップ現象を防
止するものである。
層の不純物濃度よりも高い不純物層を、ソース・ドレイ
ンを形成すべきウェル層表面付近の不純物量を変化させ
ることな（導入することにより、ラッチアップ現象を防
止するものである。
第１図は本発明を適用した半導体装置の平面図、第２図
は第１図のＡ−Ａ線に沿う断面図、第３図〜第５図は、
本発明における製造方法を示す第１図Ａ−、Ａ線に沿っ
た断面図である。
は第１図のＡ−Ａ線に沿う断面図、第３図〜第５図は、
本発明における製造方法を示す第１図Ａ−、Ａ線に沿っ
た断面図である。
第１図および第２図において、Ｐチャン゛ネル型ＭＩＳ
Ｉ”ＥＴＱｈ とＮチャンネル型Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑｔが、酸化シリコン（Ｓｉｎ２）からなるフィー
ルド絶縁膜９によって離間されて存在している。Ｌｌ
、Ｌ。
Ｉ”ＥＴＱｈ とＮチャンネル型Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑｔが、酸化シリコン（Ｓｉｎ２）からなるフィー
ルド絶縁膜９によって離間されて存在している。Ｌｌ
、Ｌ。
はＭＩＳＦＥＴＱＩ 、Ｑｔのソースｅドレイン領域で
あり、第１図の中央から右側には、ウェル層Ｗ（５）が
存在する。また、第２図を横断するように多結晶シリコ
ンからなるゲート１が走り、ゲート１には、入力信号が
入力し、出力信号がスルーホールＨ，，Ｈ，を介して配
線３に出力される。なお、Ｆ１１〜Ｈ４は夫々スルーホ
ールであり、電源電圧および接地電圧（基準電圧）を供
給するためのアルミニウム配線２は、スルーホールＨ１
” ＋ Ｈ４で、ソース層７，８とオーミックコンタク
トを取つている。
あり、第１図の中央から右側には、ウェル層Ｗ（５）が
存在する。また、第２図を横断するように多結晶シリコ
ンからなるゲート１が走り、ゲート１には、入力信号が
入力し、出力信号がスルーホールＨ，，Ｈ，を介して配
線３に出力される。なお、Ｆ１１〜Ｈ４は夫々スルーホ
ールであり、電源電圧および接地電圧（基準電圧）を供
給するためのアルミニウム配線２は、スルーホールＨ１
” ＋ Ｈ４で、ソース層７，８とオーミックコンタク
トを取つている。
本発明のポイントは、第２図に示される如く、半導体基
板４上にウェル層５を形成し、Ｐ−型ウェル層の周囲側
面にＰ型ウェル層よりも不純物濃度の高いＰ＋型不純物
層６を設けるものである。
板４上にウェル層５を形成し、Ｐ−型ウェル層の周囲側
面にＰ型ウェル層よりも不純物濃度の高いＰ＋型不純物
層６を設けるものである。
このＰ＋型不純物層６により、Ｎ＋型ソース・ドレイン
層８．Ｐ型つヱル層、Ｎ型半導体基板４で形成されるＮ
ＰＮ型トランジスタのエミッタ接地増幅率ｈｆｅが下が
り、ランチアップ現象が防止できる。後述するが、との
Ｐ＋型半導体層６の形成はＰ″′型ウェル層の不純物濃
度を変化させることなく形成しているため、ウェル層上
に形成するＭＩＳＦＥＴＱＩの特性を劣化させることは
ない。
層８．Ｐ型つヱル層、Ｎ型半導体基板４で形成されるＮ
ＰＮ型トランジスタのエミッタ接地増幅率ｈｆｅが下が
り、ランチアップ現象が防止できる。後述するが、との
Ｐ＋型半導体層６の形成はＰ″′型ウェル層の不純物濃
度を変化させることなく形成しているため、ウェル層上
に形成するＭＩＳＦＥＴＱＩの特性を劣化させることは
ない。
第２図に対する説明を補足すれば、ゲート１の周囲を被
覆している１１は、保護膜としての酸化シリコン（Ｓｉ
Ｏｚ）膜である。また、素子を保護するために用いられ
たリンシリケートガラス（ＰＳＧ）膜からなる第１パツ
シベーシヨン膜は１２であり、又、素子全体を保護する
ために設けられているＰＳＧからなるファイナルバッシ
ベーション膜１３も図の如く存在する。
覆している１１は、保護膜としての酸化シリコン（Ｓｉ
Ｏｚ）膜である。また、素子を保護するために用いられ
たリンシリケートガラス（ＰＳＧ）膜からなる第１パツ
シベーシヨン膜は１２であり、又、素子全体を保護する
ために設けられているＰＳＧからなるファイナルバッシ
ベーション膜１３も図の如く存在する。
第３図〜第５図を用いて本発明における製造方法を説明
する。
する。
まず、（１００）結晶面を有するＮ′″型半導体基板を
用意する。このＮ−型半導体基板の表面を酸化し、薄い
酸化シリコン膜１４を形成する。さらに、ウェル層を形
成するために、フォトレジスト膜１５を第３図の如く選
択的に形成し、これをマスクとして、Ｐ型不純物ボロン
な、たとえばイオン打ち込み法を用いて基板内に導入す
る。基板内に導入したイオンは、１６に示す様に存在す
る。
用意する。このＮ−型半導体基板の表面を酸化し、薄い
酸化シリコン膜１４を形成する。さらに、ウェル層を形
成するために、フォトレジスト膜１５を第３図の如く選
択的に形成し、これをマスクとして、Ｐ型不純物ボロン
な、たとえばイオン打ち込み法を用いて基板内に導入す
る。基板内に導入したイオンは、１６に示す様に存在す
る。
こののち、フォトレジスト膜１５を除去したのち、導入
したボロン１６を熱拡散し、たとえば第４図に示す形の
如く形成する。
したボロン１６を熱拡散し、たとえば第４図に示す形の
如く形成する。
さらに、ウェル層を拡散したのち、シェル層５と半導体
基板４との接合領域のみ露出するように、フォトレジス
ト膜１７を、半導体基板４上に選択的に第４図の如く形
成する。このフォトレジスト膜１７をマスクとしてウェ
ル層５と半導体基板４の接合領域に、２厘不純物、たと
えばボロンをイオン打ち込み法等を用いて導入する。こ
のＰ型不純物を導入する際、第４図Ｘ印で示す如く基板
の異なる深さに数度にわたって導入し、熱拡忌時に不純
物の拡がりが片よらないように調整する。このように不
純物を導入したのち、フォトレジスト膜１７を除去し、
導入したＰ型不純物を熱拡散させ第５図の如く形成する
。この様な方法でウェル層の周囲により高い高濃度不純
物層を形成すれば、ソース・ドレイン等を形成すべきシ
ェル層表面領域は、いたずらに不純物濃度を高めること
なく、従来と同じ特性を有するＭＩＳＦＥＴを維持する
ことができる。
基板４との接合領域のみ露出するように、フォトレジス
ト膜１７を、半導体基板４上に選択的に第４図の如く形
成する。このフォトレジスト膜１７をマスクとしてウェ
ル層５と半導体基板４の接合領域に、２厘不純物、たと
えばボロンをイオン打ち込み法等を用いて導入する。こ
のＰ型不純物を導入する際、第４図Ｘ印で示す如く基板
の異なる深さに数度にわたって導入し、熱拡忌時に不純
物の拡がりが片よらないように調整する。このように不
純物を導入したのち、フォトレジスト膜１７を除去し、
導入したＰ型不純物を熱拡散させ第５図の如く形成する
。この様な方法でウェル層の周囲により高い高濃度不純
物層を形成すれば、ソース・ドレイン等を形成すべきシ
ェル層表面領域は、いたずらに不純物濃度を高めること
なく、従来と同じ特性を有するＭＩＳＦＥＴを維持する
ことができる。
ウェル層の周囲に形成された高濃度不純物層は、前述の
如くのちに形成するソース・ドレイン層とで作られるＮ
ＰＮ）ランジスタのｈｆｅを低減させ、ラッチアップ現
象を防止することが出来る。
如くのちに形成するソース・ドレイン層とで作られるＮ
ＰＮ）ランジスタのｈｆｅを低減させ、ラッチアップ現
象を防止することが出来る。
このあとの素子製造は、周知の方法により、ウェル層と
半導体基板上ＫＭＩＳＦＥＴを形成し、配線及び保護膜
を作り、第２図の如く素子を完成させる。
半導体基板上ＫＭＩＳＦＥＴを形成し、配線及び保護膜
を作り、第２図の如く素子を完成させる。
（１） 本発明によれば、ＭＩＳＦＥＴが形成されるウ
ェル層内部の不純物濃度を変えることなくウェル層周辺
部に高い不純物濃度の領域を形成してい・ るので、Ｍ
ＩＳＦＥＴの特性を劣化させることなく、ラッチアップ
を防止することが可能である。
ェル層内部の不純物濃度を変えることなくウェル層周辺
部に高い不純物濃度の領域を形成してい・ るので、Ｍ
ＩＳＦＥＴの特性を劣化させることなく、ラッチアップ
を防止することが可能である。
１２＋ ｉｌｌの理由により、ウェル層内のＭＩＳＦＥ
Ｔのソース会ドレイン接合容量（データ線容量）を増加
させることなく、さらに又、チャネル移動度を低下させ
ることなくラッチアップを防止することが可能である。
Ｔのソース会ドレイン接合容量（データ線容量）を増加
させることなく、さらに又、チャネル移動度を低下させ
ることなくラッチアップを防止することが可能である。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、本実施例にお
いてはＮ型半導体基板を用いたが、Ｐ型半導体基板を用
いても同様な効果を得ることはいうまでもない。この場
合、ウェル層はＮ導電型のシェル層となる。また、ゲー
トレ士−名鈷晶シ１】コンｔｚ １１１１ Ｌ ）ナー
ｈｔ−恵融占仝藏−そのシリサイド、多結晶シリコンと
その上の高融点金属又はそのシリサイドからなる２層構
造であ−）−Ｃも良い。さらに、パッジベージ目ン膜は
、Ｓｉｎ、等で形成しても良い。なお、Ｐ＋型６の拡散
深さはＰ一層５よりも深くなってもさしつかえない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、本実施例にお
いてはＮ型半導体基板を用いたが、Ｐ型半導体基板を用
いても同様な効果を得ることはいうまでもない。この場
合、ウェル層はＮ導電型のシェル層となる。また、ゲー
トレ士−名鈷晶シ１】コンｔｚ １１１１ Ｌ ）ナー
ｈｔ−恵融占仝藏−そのシリサイド、多結晶シリコンと
その上の高融点金属又はそのシリサイドからなる２層構
造であ−）−Ｃも良い。さらに、パッジベージ目ン膜は
、Ｓｉｎ、等で形成しても良い。なお、Ｐ＋型６の拡散
深さはＰ一層５よりも深くなってもさしつかえない。
第１図は本発明による半導体装置の平面図、第２図は第
１図のＡ−Ａ線に沿う断面図、第３図〜第５図は本発明
の製造方法を示す断面図である。 Ｑｒ 、Ｑ＊・・・ＭＩ ８ Ｆ ＥＴｌＨｔ 、Ｈｔ
、Ｈａ。 Ｈ４・・・スルーホール、Ｌｌ 、Ｌ、・・・ソースー
ドレイン領域、Ｗ・・・ウェル領域、１・・・ゲート、
２，３・・・アルミニウム配線、４・・・Ｎ−型半導体
基板、５・・・Ｐ−型ウェル層、６・・・Ｐ＋拡散層領
域、７・・・Ｐ＋型ソース・ドレイン層、８・・・Ｎ＋
型ソース−ドレイン層、９・・・フィールド絶縁膜（Ｓ
ｉｎｇ ） 、１０・・・ゲート絶縁膜（ｓｔｏ、 ）
１，１１・・・酸化シリコンｍ （Ｓｉｎ、） 、１２
・・・第１パツシベーシヨン膜、１３・・・ファイナル
パソシベーシＢン月ζ、１４・・・酸化シリコン膜、１
５．１７・・・フォトレジスト膜、１６・・・ボロン打
ち込み。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
１図のＡ−Ａ線に沿う断面図、第３図〜第５図は本発明
の製造方法を示す断面図である。 Ｑｒ 、Ｑ＊・・・ＭＩ ８ Ｆ ＥＴｌＨｔ 、Ｈｔ
、Ｈａ。 Ｈ４・・・スルーホール、Ｌｌ 、Ｌ、・・・ソースー
ドレイン領域、Ｗ・・・ウェル領域、１・・・ゲート、
２，３・・・アルミニウム配線、４・・・Ｎ−型半導体
基板、５・・・Ｐ−型ウェル層、６・・・Ｐ＋拡散層領
域、７・・・Ｐ＋型ソース・ドレイン層、８・・・Ｎ＋
型ソース−ドレイン層、９・・・フィールド絶縁膜（Ｓ
ｉｎｇ ） 、１０・・・ゲート絶縁膜（ｓｔｏ、 ）
１，１１・・・酸化シリコンｍ （Ｓｉｎ、） 、１２
・・・第１パツシベーシヨン膜、１３・・・ファイナル
パソシベーシＢン月ζ、１４・・・酸化シリコン膜、１
５．１７・・・フォトレジスト膜、１６・・・ボロン打
ち込み。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型を有する半導体基板内に、第２導電型を
有するウェル層が存在し、基板表面から下方向にのびる
前記ウェル層と半導体基板との接合領域に、ウェル層よ
り高濃度の第２導電型を有する不純物層が存在してなる
ことを特徴とする半導体装置。 ２、第１導電型を有する半導体基板内に、第２導電型を
有するウェル層を形成し、前記半導体基板とウェル層と
の接合領域に第２導電型を有する不純物を半導体基板表
面から導入する工程と、導入した不純物を拡散させる工
程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049043A JPS60194559A (ja) | 1984-03-16 | 1984-03-16 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049043A JPS60194559A (ja) | 1984-03-16 | 1984-03-16 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60194559A true JPS60194559A (ja) | 1985-10-03 |
Family
ID=12820049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59049043A Pending JPS60194559A (ja) | 1984-03-16 | 1984-03-16 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60194559A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014187275A (ja) * | 2013-03-25 | 2014-10-02 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1984
- 1984-03-16 JP JP59049043A patent/JPS60194559A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014187275A (ja) * | 2013-03-25 | 2014-10-02 | Seiko Epson Corp | 半導体装置の製造方法 |
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