JPS60193053A - コマンドチエツク方式 - Google Patents
コマンドチエツク方式Info
- Publication number
- JPS60193053A JPS60193053A JP59048729A JP4872984A JPS60193053A JP S60193053 A JPS60193053 A JP S60193053A JP 59048729 A JP59048729 A JP 59048729A JP 4872984 A JP4872984 A JP 4872984A JP S60193053 A JPS60193053 A JP S60193053A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- command
- processor
- data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1633—Error detection by comparing the output of redundant processing systems using mutual exchange of the output between the redundant processing components
Landscapes
- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はコマンドチェック方式、特に、同相のり四ツク
で動作するプロセッサの間で通信するコマンドのチェッ
ク方式に関する。
で動作するプロセッサの間で通信するコマンドのチェッ
ク方式に関する。
従来のこの種のコマンドチェックは、プロセッサの間を
接紗するバス上のデータにパリティビットを付加し、受
＠側のプロセッサでパリティチェックを行なうことにの
み粒っている。
接紗するバス上のデータにパリティビットを付加し、受
＠側のプロセッサでパリティチェックを行なうことにの
み粒っている。
このような従来方式では、コマンドそのものを間違えた
まま送出するとその間違いは抄出できずまた受信側のプ
ロセッサでコマンドを＃読するデコーダの誤動作までは
チェックできないという欠点がある。
まま送出するとその間違いは抄出できずまた受信側のプ
ロセッサでコマンドを＃読するデコーダの誤動作までは
チェックできないという欠点がある。
本発明の目的は、僅少なハードウェアの追加によりて、
上１．欠点を無くシ、プロセッサ間で通信されるコマン
ドの誤り検出率を向上させることができるコマンドチェ
ック方式を提供することにある。
上１．欠点を無くシ、プロセッサ間で通信されるコマン
ドの誤り検出率を向上させることができるコマンドチェ
ック方式を提供することにある。
〔発明の構成〕 ・
本発明の方式は、同相のクロックで動作するプロセッサ
の間で通信する各コマンドについて前記通信の方向を予
め定めておき、 前記プ四七ツサ間を、少なくとも前記コマンドを搬送す
るためのコマンドバスと、該コマンドバス上のコマンド
の前記通信方向を指示するための方向指示線とで接続し
、 前記プロセッサごとに、前記コマンドバス上のコマンド
を解読するデコーダと、該デコーダの出力のうちで前Ｆ
定めに合致する出力と前記方向指示線上のデータとを比
較する比較回路 とを設けたととを特命とする。
の間で通信する各コマンドについて前記通信の方向を予
め定めておき、 前記プ四七ツサ間を、少なくとも前記コマンドを搬送す
るためのコマンドバスと、該コマンドバス上のコマンド
の前記通信方向を指示するための方向指示線とで接続し
、 前記プロセッサごとに、前記コマンドバス上のコマンド
を解読するデコーダと、該デコーダの出力のうちで前Ｆ
定めに合致する出力と前記方向指示線上のデータとを比
較する比較回路 とを設けたととを特命とする。
次に本発明の実施例について図面を参照して詳細に欽明
する。
する。
第１図は本発明の一実施例を示すブロック図である。第
１図を参照すると、本実施９！１は、同相のクロックで
動作する２つのプロセッサＡおよびＢと、プロセッサＡ
とＢとを接続するコマンドバスＣＢおよび方向指示１１
１ＤＢとから構成されている。
１図を参照すると、本実施９！１は、同相のクロックで
動作する２つのプロセッサＡおよびＢと、プロセッサＡ
とＢとを接続するコマンドバスＣＢおよび方向指示１１
１ＤＢとから構成されている。
コマンドバスＣＢは４ビツトの信号線からなり、各ビッ
トのもつ意見は第２図に示すとおりである。
トのもつ意見は第２図に示すとおりである。
すなわち、最上位（ＭＳＤ）のビットであるビット０は
、下位のビット１からビット３ （ＬＳＬ））までが狭
義のデータを示す（ビット０が論理″１″のとき）かを
定める。そしてビット０からビット３までがＯＨ−２Ｈ
を示すときはコマンドはプロセッサＡからプロセッサＢ
に、また、５Ｈ〜７Ｈを示すときはコマンドはプロセッ
サＢからプロセッサＡに向うものと定めておく、なお−
ビット０からビット３までが３Ｈ〜４Ｈを示すときのコ
マンドは未使用である、。
、下位のビット１からビット３ （ＬＳＬ））までが狭
義のデータを示す（ビット０が論理″１″のとき）かを
定める。そしてビット０からビット３までがＯＨ−２Ｈ
を示すときはコマンドはプロセッサＡからプロセッサＢ
に、また、５Ｈ〜７Ｈを示すときはコマンドはプロセッ
サＢからプロセッサＡに向うものと定めておく、なお−
ビット０からビット３までが３Ｈ〜４Ｈを示すときのコ
マンドは未使用である、。
方向指示！１）！ＤＢは１ビツトの信号線であり、上記
各コマンドの通信方向に対応し九二飴情報を有する。す
なわち、コマンドバスＣＢ上のデータ（広義の）かＯＨ
’％Ｊ２１（のとき５Ｈ〜７Ｈのときに対応して、方向
指示ｇＤＢ上のビットは論理１１＃と＠ＩＯ＃になる。
各コマンドの通信方向に対応し九二飴情報を有する。す
なわち、コマンドバスＣＢ上のデータ（広義の）かＯＨ
’％Ｊ２１（のとき５Ｈ〜７Ｈのときに対応して、方向
指示ｇＤＢ上のビットは論理１１＃と＠ＩＯ＃になる。
プロセッサＡは、デコーダＤＥＣＩと、否定し理和回路
ＮＯＲと、ドライバＤＢ、Ｖｌと、制御部Ｃ０Ｎ１と、
排他的論理和回路ＥＯ几１と、インバータＩＮＶＩと、
論理積回路ＡＮＤｌとから構成される。また、プロセッ
サＢは、論理和回路ＯＲを除きプロセッサＡと同構成で
あり、デコーダＤＥＣ２と、１理和回路ＯＲと、ドライ
バＤＲＶ２と、制御部ＣＯＮ２と、排他的論理和回路Ｅ
ＯＲ２と、インバータＩＮＶ２と、論理積回路ＡＮＤ２
とから々る。
ＮＯＲと、ドライバＤＢ、Ｖｌと、制御部Ｃ０Ｎ１と、
排他的論理和回路ＥＯ几１と、インバータＩＮＶＩと、
論理積回路ＡＮＤｌとから構成される。また、プロセッ
サＢは、論理和回路ＯＲを除きプロセッサＡと同構成で
あり、デコーダＤＥＣ２と、１理和回路ＯＲと、ドライ
バＤＲＶ２と、制御部ＣＯＮ２と、排他的論理和回路Ｅ
ＯＲ２と、インバータＩＮＶ２と、論理積回路ＡＮＤ２
とから々る。
制御４Ｉ郁Ｃ０Ｎ１とＣＯＮ２は、それぞれプロセッサ
Ｂの中核）９分であり、プロセッサ全体の制御を行なう
。ドライバＤＲＶＩとＤＲＶ２は、それぞれ制御部Ｃ０
ＮＩとＣＯＮ２から、データを受けとり、コマンドバス
ＣＢと方向指示線ＤＢへ送出する。
Ｂの中核）９分であり、プロセッサ全体の制御を行なう
。ドライバＤＲＶＩとＤＲＶ２は、それぞれ制御部Ｃ０
ＮＩとＣＯＮ２から、データを受けとり、コマンドバス
ＣＢと方向指示線ＤＢへ送出する。
デコーダＤｋＪＣ１とＤＥＣ２それぞれは、コマンドバ
スＣＢ上のデータを解読する。デコーダＤＥｅｌとＤＥ
Ｃ２それぞれの６つの出力は、右端から、コマンドバス
ＣＢ上のデータがＯＨ＊ＩＨ１２Ｈ４５Ｈｔ６Ｈおよび
７Ｈのときに論理”１”となる。したかって、プロセッ
サＡにおける否定論理和回路ＮＯＲ祉、デコーダＤＥＣ
１がプロセッサＢからプロセッサ人へのコマンドを解読
出力しないときに１理−１′を出力すし、またプロセッ
サＢにおける論理和回路０几は、デコーダＤＥＣ２がプ
ロセッサＡからプロセッサＢへのコマンドを解読出力し
ないときにｐ・理″０”を出力することになる。
スＣＢ上のデータを解読する。デコーダＤＥｅｌとＤＥ
Ｃ２それぞれの６つの出力は、右端から、コマンドバス
ＣＢ上のデータがＯＨ＊ＩＨ１２Ｈ４５Ｈｔ６Ｈおよび
７Ｈのときに論理”１”となる。したかって、プロセッ
サＡにおける否定論理和回路ＮＯＲ祉、デコーダＤＥＣ
１がプロセッサＢからプロセッサ人へのコマンドを解読
出力しないときに１理−１′を出力すし、またプロセッ
サＢにおける論理和回路０几は、デコーダＤＥＣ２がプ
ロセッサＡからプロセッサＢへのコマンドを解読出力し
ないときにｐ・理″０”を出力することになる。
排他的＠理和回路ＥＯＲＩは、否定論理和回路ＮＯＲの
出力と方向指示線ＯＨ−ヒのデータとの排他的論理和演
算を行ない、排他的論理和回路ＥＯＲ２は、論理和回路
ＯＨの出力と方向ＩＨ示線１）Ｂ上のデータとの排他的
論理和演算を行なう。
出力と方向指示線ＯＨ−ヒのデータとの排他的論理和演
算を行ない、排他的論理和回路ＥＯＲ２は、論理和回路
ＯＨの出力と方向ＩＨ示線１）Ｂ上のデータとの排他的
論理和演算を行なう。
この結果によって、方向指示＃ＩＤＢ上のデータかプロ
セラ＋ＢからプロセッサＡへのコマノド送出を指示して
いる（論理″０＃）にもか＼わらず、デコーダＤＥＣＩ
はそのようなコマンド（５Ｈ〜７）１）を解読出力して
いない（＃ｉ１理″’１’ ）とき、またはデコーダＤ
ＥＣ１がプロセッサＢからプロセッサＡへ向うコマンド
群（５Ｈ〜７Ｈ）のいずれかを解読出力している（論理
″０”）にもか＼わらず、方向指示ｉ１！ＤＢ上のデー
タ１．１そのような方向を指示していない（論理″１″
）のときに、排他的論理和回路ｇｏｈ１は論理″１″′
を出力することが理解できよう。
セラ＋ＢからプロセッサＡへのコマノド送出を指示して
いる（論理″０＃）にもか＼わらず、デコーダＤＥＣＩ
はそのようなコマンド（５Ｈ〜７）１）を解読出力して
いない（＃ｉ１理″’１’ ）とき、またはデコーダＤ
ＥＣ１がプロセッサＢからプロセッサＡへ向うコマンド
群（５Ｈ〜７Ｈ）のいずれかを解読出力している（論理
″０”）にもか＼わらず、方向指示ｉ１！ＤＢ上のデー
タ１．１そのような方向を指示していない（論理″１″
）のときに、排他的論理和回路ｇｏｈ１は論理″１″′
を出力することが理解できよう。
同様に、方向指示線ＯＢ上のデータがプロセラ？Ａから
Ｂへのコマンド送出を指示している（論理″′１”）に
もか＼わらず、デコーダＤＥＣ２はそのようなコマンド
（ＯＨ−２Ｈ）を解読出力していない（論理１０”）と
き、またはデコーダＤＥＣ２がプロセッサＡからプセセ
ッサＢへ向うコマンド群（θ□〜２Ｈ）のいずれかを解
読出力している（！ｌ！理”１＃）にもか＼わらず、方
向指示＠ＤＢ上のデータはそのような方向を指示してい
ない（論Ｂ”Ｏ”）のときに、排他的論理和回路ＢＯＲ
２は論理″１＃を出力する仁とが容易に理解できる。
Ｂへのコマンド送出を指示している（論理″′１”）に
もか＼わらず、デコーダＤＥＣ２はそのようなコマンド
（ＯＨ−２Ｈ）を解読出力していない（論理１０”）と
き、またはデコーダＤＥＣ２がプロセッサＡからプセセ
ッサＢへ向うコマンド群（θ□〜２Ｈ）のいずれかを解
読出力している（！ｌ！理”１＃）にもか＼わらず、方
向指示＠ＤＢ上のデータはそのような方向を指示してい
ない（論Ｂ”Ｏ”）のときに、排他的論理和回路ＢＯＲ
２は論理″１＃を出力する仁とが容易に理解できる。
インバータＩＮＶ１とＩＮＶ２それぞれは、コマンドバ
スＣＢ上のビット０を反転しており、したがって、コマ
ンドバスＣＢ上のデータがコマンドを表現しているとき
に、論理″′１＃を論理積回路ＡＮＩ）ｌとＡＮＤ２に
出力することになる。
スＣＢ上のビット０を反転しており、したがって、コマ
ンドバスＣＢ上のデータがコマンドを表現しているとき
に、論理″′１＃を論理積回路ＡＮＩ）ｌとＡＮＤ２に
出力することになる。
論理積回路ＡＮＤ１は排他的＃Ｂ理相和回路ＯＲ１の出
力とインバータＩＮＶＩの出方との１理各演算を行ない
、また論理積回路ＡＮＤ２は排他的論理和回路ＦＯＲ２
の出力とインバータＩＮＶ２の出力との論理積演算を行
なう。
力とインバータＩＮＶＩの出方との１理各演算を行ない
、また論理積回路ＡＮＤ２は排他的論理和回路ＦＯＲ２
の出力とインバータＩＮＶ２の出力との論理積演算を行
なう。
結局、コマンドバスＣＢ上のデータがコマンドを表現し
ているときに、前述のような、デコーダＤＥＣＩまたは
ＤＢＣ２の出方と、方向指示Ｉ％ＩＤＥ上のデータとの
不具合が生じると、論理株回路ＡＮＤ１またはＡＮＤ２
Ｈ１それぞれエラー信号ＥＲＩとＥＲ２を外部に出方す
る。
ているときに、前述のような、デコーダＤＥＣＩまたは
ＤＢＣ２の出方と、方向指示Ｉ％ＩＤＥ上のデータとの
不具合が生じると、論理株回路ＡＮＤ１またはＡＮＤ２
Ｈ１それぞれエラー信号ＥＲＩとＥＲ２を外部に出方す
る。
第３図は本実施例の動作をさらに具体的に示すためのタ
イムチャートである。第３図を参照すると、１回目のコ
マンドサイクル（ビット０が論理”０＃になるクロック
サイクル）においては、方向指示線ＤＢ上のデータ（Ｄ
Ｂ：ＩＫ合致したデコーダＤＥＣ２の出力（ＤＥＣ２）
になっているため、排他的論理和回路ｈｏｆＬ２の出力
（ＥＯＢ、２）は酸相″０＃であり、したがってエラー
信号Ｅ凡２は出力されていない。
イムチャートである。第３図を参照すると、１回目のコ
マンドサイクル（ビット０が論理”０＃になるクロック
サイクル）においては、方向指示線ＤＢ上のデータ（Ｄ
Ｂ：ＩＫ合致したデコーダＤＥＣ２の出力（ＤＥＣ２）
になっているため、排他的論理和回路ｈｏｆＬ２の出力
（ＥＯＢ、２）は酸相″０＃であり、したがってエラー
信号Ｅ凡２は出力されていない。
ところが、２回目のコマンドサイクルにおいては、ビッ
ト１からビット３″１での内容は方向指示線ＤＢ上のデ
ータ（ＤＢ ）によりて指示されるコマンド群に栖する
コマンドを指示しているにもか＼わらず、ＤＥＣ２が誤
動作して、論理００＃を出力しているため、排他的論理
和回路ＥＯＲ２の出力（ＥＯＢ２ ）がｈ理″１＃に々
りており論理積回路ＡＮＤ２はエラー信号ＥＲ２を出力
している。
ト１からビット３″１での内容は方向指示線ＤＢ上のデ
ータ（ＤＢ ）によりて指示されるコマンド群に栖する
コマンドを指示しているにもか＼わらず、ＤＥＣ２が誤
動作して、論理００＃を出力しているため、排他的論理
和回路ＥＯＲ２の出力（ＥＯＢ２ ）がｈ理″１＃に々
りており論理積回路ＡＮＤ２はエラー信号ＥＲ２を出力
している。
第１回目のコマンドサイクルと第２回目の；ｉンドサイ
クルを除くクロックサイクルにおいては、ビットＯが論
理”１”であるため、ビット１からビット３″＆では狭
義のデータを表現している。仁のときには前述したよう
に、インバータＩＮＶＩおよびＩＮＶ２は鍮扉１０”を
それぞれ論理和回路ＡＮＤ１とＡＮＤ２に出力しており
、排他的論理和回路ＥＯＢ１とＥＯＢ２の出力は無視さ
れる。
クルを除くクロックサイクルにおいては、ビットＯが論
理”１”であるため、ビット１からビット３″＆では狭
義のデータを表現している。仁のときには前述したよう
に、インバータＩＮＶＩおよびＩＮＶ２は鍮扉１０”を
それぞれ論理和回路ＡＮＤ１とＡＮＤ２に出力しており
、排他的論理和回路ＥＯＢ１とＥＯＢ２の出力は無視さ
れる。
以上に説明した実施例においては、コマンドパスＣＢは
コマンドと狭義データとを時分割的に搬送しているが、
別途に狭義のデータ専用の搬送路を設けて、コマンドバ
スＣＢは；マント専用としてもよい。
コマンドと狭義データとを時分割的に搬送しているが、
別途に狭義のデータ専用の搬送路を設けて、コマンドバ
スＣＢは；マント専用としてもよい。
また、以上に説明した実祝例においては、これまでパリ
ティチェックについては触れなかったが、本発明のコマ
ンドチェック方式では、同一方向のコマンド粗に属する
コマンド間のする替え工２−は検出不可能であるため、
本発明のコマンドチェック方式とパリティチェック方式
とを併用することはコマンドエラーの検出率を向上させ
るうえで有効であることを付８［ニジておく。
ティチェックについては触れなかったが、本発明のコマ
ンドチェック方式では、同一方向のコマンド粗に属する
コマンド間のする替え工２−は検出不可能であるため、
本発明のコマンドチェック方式とパリティチェック方式
とを併用することはコマンドエラーの検出率を向上させ
るうえで有効であることを付８［ニジておく。
本発明によれは、以上のような構成の採用によって、パ
リティチェックでは検出でき表かった。
リティチェックでは検出でき表かった。
コマンドそのものの送出誤りやデコータ゛の誤動作をも
チェックできるようになるため、プロセッサ間で通信さ
れるコマンドの誤り抄出率を向上させることが可能にな
る。
チェックできるようになるため、プロセッサ間で通信さ
れるコマンドの誤り抄出率を向上させることが可能にな
る。
第１図は本発明の一実施例、第２図および第３図は該実
施例を駅間するための図をそれぞれ示す。 ＣＢ・・・・・・コマンドバス、ＤＢ・・・・・・方向
指示線、Ａ 、 Ｂ−１−１７” ａ ＊ ｙ ｔ、Ｄ
ＢＣＩ、ＤＥＣ２，、、、、，７’コーダ、ＮＯＲ・・
・・・・否定論理和回路、ＯＲ・・・・・・論理和回路
、ＥＯＲＩ、ＥＯＲ２・・・・・・排他的論理和回路、
ＩＮＶｌ、ＩＮＶ２ 、・・・・・インバータ、ＡＮＤ
Ｉ、ＡＮＤ２・・・・・・論理積回路、ＤＢ、Ｖｌ、Ｄ
ＲＶ２・・・・・・ドライバ、Ｃ０ＮＩ、ＣＯＮ２・・
・・・・制御部。 第３ 図
施例を駅間するための図をそれぞれ示す。 ＣＢ・・・・・・コマンドバス、ＤＢ・・・・・・方向
指示線、Ａ 、 Ｂ−１−１７” ａ ＊ ｙ ｔ、Ｄ
ＢＣＩ、ＤＥＣ２，、、、、，７’コーダ、ＮＯＲ・・
・・・・否定論理和回路、ＯＲ・・・・・・論理和回路
、ＥＯＲＩ、ＥＯＲ２・・・・・・排他的論理和回路、
ＩＮＶｌ、ＩＮＶ２ 、・・・・・インバータ、ＡＮＤ
Ｉ、ＡＮＤ２・・・・・・論理積回路、ＤＢ、Ｖｌ、Ｄ
ＲＶ２・・・・・・ドライバ、Ｃ０ＮＩ、ＣＯＮ２・・
・・・・制御部。 第３ 図
Claims (1)
- 【特許請求の範囲】 同相のクロックで動作するプロセッサの間で通信スる各
コマンドについて前記通信の方向を予め定めておき、 前記プロセッサ間を、少なくとも前記コマンドを搬送す
るためのコマンドバスと、レコマンドノくス上のコマン
ドの前記通信方向を指示するための方向指示線とで接続
し、 前記プロセッサごとに、前記コマンドバス上のコマンド
を解読するデコーダと、該デコーダの出力のうちで前和
定めに合１ｉｒ−する出力と前ｎ「方向指示線上のデー
タとを比較する比較回路 とを設けたことを特徴とするコマンドチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59048729A JPS60193053A (ja) | 1984-03-14 | 1984-03-14 | コマンドチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59048729A JPS60193053A (ja) | 1984-03-14 | 1984-03-14 | コマンドチエツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60193053A true JPS60193053A (ja) | 1985-10-01 |
Family
ID=12811376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59048729A Pending JPS60193053A (ja) | 1984-03-14 | 1984-03-14 | コマンドチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60193053A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH058670A (ja) * | 1990-10-15 | 1993-01-19 | Mercedes Benz Ag | ねじにより床構造体に保持されている自動車用座席装置 |
-
1984
- 1984-03-14 JP JP59048729A patent/JPS60193053A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH058670A (ja) * | 1990-10-15 | 1993-01-19 | Mercedes Benz Ag | ねじにより床構造体に保持されている自動車用座席装置 |
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