JPS60192274A - Semiconductor testing device - Google Patents

Abstract

PURPOSE:To reduce a lost time produced when numerous elements to be tested are simultaneously tested, by selecting prescribed signals from plural test pattern, expectation, timing signals correspondingly to the elements to be tested. CONSTITUTION:If a channel controller 21 selects a test pattern from a pattern generator 15 when a test is started, a test waveform is produced from the test pattern and timing signal by a waveform formattor 16 and sent out through a bus 39. The test waveform is converted into the logical level of an element 36 to be tested by a driver 24 and the output of the element 36 to be tested is compared with an expected value at a digital comparator 22 through a comparator 25. The result of the comparison is stored in a fail memory 23 and badness analysis is performed. If badness is found until the half of the testing time has passed during the test, the test is discontinued and the element 36 to be tested is exchanged for another and the channel controller 21 selects the output of another pattern generator 18, and thus, a new test is commenced.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体デバイスを試験する装置に係り、特に
多数の半導体デバイスを同時に試験するのに好適な半導
体試験装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to an apparatus for testing semiconductor devices, and particularly to a semiconductor testing apparatus suitable for simultaneously testing a large number of semiconductor devices.

〔発明の背景〕[Background of the invention]

近年、半導体デバイスの高集積化、高速化が進み、これ
にともなって半導体デバイ′スを試験する試験装置の高
価格化と試験時間の増大とが問題となっている。In recent years, as semiconductor devices have become more highly integrated and faster, problems have arisen in that test equipment for testing semiconductor devices has become more expensive and the test time has increased.

すなわち、半導体デバイスの製品コストに占める試験コ
ストが増大し、ＩＣ（集積回路）。In other words, the test cost that accounts for the product cost of semiconductor devices is increasing.

ＬＳＩ（大規模集積回路）の価格上昇の大きな要因とな
っている。This is a major factor in the rise in the price of LSI (Large Scale Integrated Circuit).

そのため、従来においても多数のデバイスを同時に測定
して、試験コストを低減する方法がとられているが、従
来方法では同時測定のデバイス数が増加する割合に対し
て、それほど試験時間の短縮ができていない。また、半
導体デバイスの歩留りによって試験時間が大きく左右さ
れるという問題もあった。For this reason, conventional methods have been used to reduce test costs by measuring a large number of devices at the same time.However, with conventional methods, the test time cannot be reduced as much as the number of devices being measured simultaneously increases. Not yet. Another problem was that the test time was greatly influenced by the yield of semiconductor devices.

第１図は、従来の半導体試験装置の一例のブロック図で
あって、被試験素子を多数個同時に測定可能なものであ
る。第２図はそのスループット特性図である。FIG. 1 is a block diagram of an example of a conventional semiconductor testing apparatus, which is capable of simultaneously measuring a large number of devices under test. FIG. 2 is a diagram showing its throughput characteristics.

この試験装置は、被試験素子１２．１３．１４を同時に
試験するものであり、被試験素子１２　、１３　。This test device tests the devices under test 12, 13, and 14 simultaneously.

１４に印加するテストパターンを作成するパターン発生
器１と、被試験素子に印加するテスト波形のタイミング
及び良否判定のタイミング信号を作成するタイミング発
生器２と、上記テストパターン、タイミング信号からテ
スト波形を作成する波形フォーマツタ３と、波形フォー
マツタ３の出力を被試験素子１２，１５．１４の論理レ
ベルに変換するドライバ６．８．１０と、被試験素子１
２　、１３　、１４からの出力信号を論理レベルのしき
い値で電圧比較するコンパレータ７．９．１１ト、コン
パレータ７　、９．１１ト／ｉｆ−ン発生器１からの期
待値とをタイミング発生器２からのタイミング信号で良
否判定を行なうデジタルコンパレータ４と、良否判定の
結果を格納して不良解析を行なうフェイルメモリ５とか
ら構成されている。第１図では３個の被試験素子を同時
に測定しているが、一般的にはｎ個の被試験素子を同時
に試験する。A pattern generator 1 generates a test pattern to be applied to the device under test 14, a timing generator 2 generates a test waveform timing to be applied to the device under test and a timing signal for pass/fail determination, and a timing generator 2 generates a test waveform from the test pattern and timing signal. A waveform formatter 3 to create, a driver 6.8.10 that converts the output of the waveform formatter 3 to the logic level of the device under test 12, 15.14, and the device under test 1
A comparator 7.9.11 compares the voltages of the output signals from 2, 13, and 14 with a logic level threshold, and generates a timing with the expected value from the comparator 7, 9.11 tone generator 1. It is comprised of a digital comparator 4 that makes a pass/fail judgment based on a timing signal from the device 2, and a fail memory 5 that stores the pass/fail judgment result and performs a failure analysis. Although three devices under test are measured simultaneously in FIG. 1, generally n devices under test are tested simultaneously.

そのため、ｎ個の被試験素子を同時に測定した場合、そ
の中に１個だけ良品が含まれていると、すべての試験項
目を実施しなければならない。例えば、被試験素子１２
が良品であれば、被試験素子１３．１４に不良が発見さ
れた時点から試験が終了するまで、これに対応するドラ
イバ８゜１０、コアバレーＩ＋９．１１、およびデジタ
ルコンバレーＪ９４、フェイルメモリ５の被試験素子１
５゜１４に対応する部分はなにも仕事（動作）をしない
ため、無効時間が発生する。したがって、同時測定数ｎ
が大きくなればなるほど無効時間が増大する。Therefore, when n devices under test are measured at the same time, if only one of them is found to be non-defective, all test items must be performed. For example, the device under test 12
If the device under test is a good product, the corresponding driver 8゜10, core valley I+9.11, digital converter J94, and fail memory 5 are activated from the time a defect is discovered in the device under test 13.14 until the end of the test. Device under test 1
Since the part corresponding to 5°14 does not do any work (movement), an invalid time occurs. Therefore, the number of simultaneous measurements n
The larger the value, the longer the invalid time will be.

この事象を数式であられすために、１個だけノデバイス
を試験し、そのデバイスが良品であって全試験を終了す
るまでの時間をＴ、デバイスの試験をしていない時間の
上記時間Ｔに対する割合をα（例えば１個のデバイスに
ついて、試験開始時の被試験素子の試験装置への装着、
終了時の離脱、不良原因の解析等に必要な時間）とし、
被試験素子の歩留まり（良品の割合）をＹとすると、ｎ
個の同時測定をした場合の１素子当りの試験時間ｉｎは
、次の（１）式で表わされる。In order to explain this phenomenon mathematically, we test only one device, and the time it takes to complete all tests when the device is non-defective is T, and the time T is the time when the device is not being tested. The ratio is α (for example, for one device, the device under test is attached to the test equipment at the start of the test,
The time required for withdrawal at the end of the process, analysis of the cause of failure, etc.)
If the yield rate (proportion of non-defective products) of the device under test is Y, then n
The test time in per element when simultaneous measurements are made is expressed by the following equation (1).

よって、１個試験する場合の時間ちとｎ個同時測定した
場合の上記試験時間ｉｎとの比のスループノ）Ｓｎとは
、次の（２）式で表わされる。Therefore, the ratio of the test time (in) when testing one sample to the test time (in) when measuring n samples simultaneously is expressed by the following equation (2).

ただし、上記（１、（２）式においてｎＹの最大値は１
として計算する。However, in the above equations (1, (2)), the maximum value of nY is 1
Calculate as.

一例としてα＝０．１の場合のスループットの計算結果
を第２図に示す。この図は横軸に被試験素子の歩留りＹ
を、縦軸にスループッ）Ｓｎをとったものであり、図中
のパラメータｎは同時に試験する素子数である。２個を
同時に測定すると、スループットは２倍になるのが理想
であるが、現実には歩留まりによってスループットが変
化し、最小で１．４倍にしかならない。この最小値は、
ｎを増加させると顕著に表われ、ｎ＝１０の場合は、ス
ループットが６．２にしかならず、理想値（＝１０　）
の約１／６に減少し、試験コストの低減が困難であると
いう問題があった。As an example, the calculation result of the throughput in the case of α=0.1 is shown in FIG. In this figure, the horizontal axis is the yield Y of the device under test.
The vertical axis represents the throughput (Sn), and the parameter n in the figure is the number of elements to be tested simultaneously. Ideally, if two pieces are measured at the same time, the throughput would double, but in reality, the throughput changes depending on the yield and is only 1.4 times the minimum. This minimum value is
This becomes more noticeable as n increases, and when n=10, the throughput is only 6.2, which is lower than the ideal value (=10).
There was a problem that it was difficult to reduce the test cost.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、多数個の同時試験を行なっても、その
素子数によってスループットが低下しない半導体試験装
置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor testing apparatus in which throughput does not decrease depending on the number of elements even when a large number of elements are tested simultaneously.

〔発明の概要〕[Summary of the invention]

本発明に係る半導体試験装置は、複数個のテストパター
ン、基待値、タイミング信号を発生するための手段と、
その手段と被試験素子との間で各１対１で試験に必要な
信号の授受を行なうだめの手段と、上記テストパターン
による試験結果と当該期待値との比較・判定を行なうた
めの手段と、その判定結果に基づいて不良解析を行なう
だめの手段と、被試験素子に対応して所定のテストパタ
ーン、期待値、タイミング信号を選択するための切換制
御手段とから構成するようにしたものである。A semiconductor test device according to the present invention includes means for generating a plurality of test patterns, reference values, and timing signals;
means for transmitting and receiving signals necessary for the test between the means and the device under test on a one-to-one basis, and means for comparing and determining the test results based on the test pattern and the expected values. , a means for performing failure analysis based on the judgment result, and a switching control means for selecting a predetermined test pattern, expected value, and timing signal corresponding to the device under test. be.

〔発明の実施例〕 以下、本発明の実施例を図に基づいて説明する。[Embodiments of the invention] Embodiments of the present invention will be described below based on the drawings.

第６図は、本発明に係る半導体試験装置の一実施例のブ
ロック図、第４図はその動作シーケンス図、第５図はス
ループット特性図である。FIG. 6 is a block diagram of an embodiment of the semiconductor testing apparatus according to the present invention, FIG. 4 is an operation sequence diagram thereof, and FIG. 5 is a throughput characteristic diagram.

第３図に示す半導体試験装置は、被試験素子５６　、３
７　、３８を同時に試験するものであり、被試験素子５
６．５７．３Ｂに印加するテストパターンと期待値とを
作成するパターン発生器１５　、１８と、被試験素子に
印加するテスト波形のタイミング及び良否判定のタイミ
ング信号を作成するタイミング発生器１７　、２０と、
上記テストパターン、タイミング信号からテスト波形を
作成する波形フォーマツタ１６　、１９と、テスト波形
、期待値、判定タイミング信号を各チャネル別に送出す
るためのバス６９と、パターン発生器１５または１８か
らのテスト波形、期待値とそれに対応する判定タイミン
グ信号の選択切換制御をするチャネルコントローラ２１
　、２６　、３１と、テスト波形を被試験素子３６　、
５７　、５８の論理レベルに変換するドライバ２４　、
２９　、３４と、被試験素子３６　、３７　、３８の出
力信号を論理レベルのしきい値で電圧比較するコンパレ
ータ２５　、５０　、３５と、パターン発生器１５１８
のどちらかの期待値と比較判定を行なうデジタルコンバ
レー＃　２２　、２７　、５２と、良否判定の結果を格
納して不良解析を行なうフェイルメモリ２３　、２８　
、５”ｒとから構成される。The semiconductor testing apparatus shown in FIG.
7 and 38 at the same time, and the device under test 5
6.57.3B, pattern generators 15, 18 that create test patterns and expected values to be applied to the device under test, and timing generators 17, 20 that create timing signals for test waveforms and pass/fail determination to be applied to the device under test. and,
Waveform formatters 16 and 19 for creating test waveforms from the test patterns and timing signals, a bus 69 for sending test waveforms, expected values, and judgment timing signals for each channel, and test waveforms from pattern generators 15 or 18. , a channel controller 21 that controls the selection and switching of the expected value and the corresponding judgment timing signal.
, 26 , 31 and the test waveform is transmitted to the device under test 36 ,
A driver 24 that converts the logic levels of 57 and 58,
29 , 34 , comparators 25 , 50 , 35 that compare voltages of the output signals of the devices under test 36 , 37 , 38 using logic level thresholds, and a pattern generator 1518
Digital compare #22, 27, 52 that performs comparison judgment with the expected value of either of them, and fail memory 23, 28 that stores the result of pass/fail judgment and performs failure analysis.
, 5"r.

２台のパターン発生器１５　、１８のテストシーケンス
を第４図を用いて説明する。A test sequence for the two pattern generators 15 and 18 will be explained with reference to FIG.

良品の被試験素子を試験する時間をＴとすると、パター
ン発生器１５は、第４図（ａ）のシーケンスで被試験素
子に与えるテストパターン４０を作成する。一方、パタ
ーン発生器１日は、Ｔ／２時間（バ〃−ン発生器の数で
Ｔを除算した値）遅れてテストパターン４１の作成を開
始する。Assuming that the time for testing a non-defective device under test is T, the pattern generator 15 creates a test pattern 40 to be applied to the device under test in the sequence shown in FIG. 4(a). On the other hand, the pattern generator 1 day starts creating the test pattern 41 after a delay of T/2 hours (the value obtained by dividing T by the number of bar generators).

チャンネルコントローラ２１　、２６　、３１は、両テ
ストパターン４０　、４１のどちらか一方を選択し、被
試験素子！＋６　、５７　、５８が試験できるようにす
る。The channel controllers 21 , 26 , 31 select either one of the test patterns 40 , 41 and test the device under test! +6, 57, 58 will be available for testing.

−例として試験開始時にチャネルコントローラ２１がテ
ストパターン４０を選択した場合について説明する。被
試験素子６６はテストパターン４０で試験が行なわれる
が、試験時間の１／２までに不良が発見された場合は、
その試験はうち切られ、被試験素子３６は交換される。- As an example, a case will be described in which the channel controller 21 selects the test pattern 40 at the start of the test. The device under test 66 is tested using the test pattern 40, but if a defect is discovered within 1/2 of the test time,
The test is terminated and the device under test 36 is replaced.

チャネルコントローラ２１は、テストパターン４１を選
択して新たに試験を開始する。そのだめ、従来の多数同
時測定では不良が発生した時点から、試験が終了するま
での間、無効時間が発生したが、本実施例ではその無効
時間を低減している。The channel controller 21 selects the test pattern 41 and starts a new test. However, in conventional multiple simultaneous measurements, an invalid time occurs from the time when a defect occurs until the test is completed, but in this embodiment, this invalid time is reduced.

この効果を数式で表わすために、パターン発生器と、そ
れに付随するタイミング発生器、波形フォーマツタの数
をＭ１チャンネルコントローラとそれに付随するデジタ
ルコンパレータ、ドライバコンパレータ等の数をｎ、良
品の試験時間をＴ、試験時間Ｔのうち実際には試験を行
なっていない時間の割合をα、被試験素子の歩留りをＹ
とすると、Ｍ台のパターン発生器でｎ個の被試験素子を
同時に測定した場合の１素子当りの試験時間ｉｎ　＋　
Ｍは（３）式で表わされる。In order to express this effect mathematically, the number of pattern generators, associated timing generators, and waveform formatters is M1, and the number of associated digital comparators, driver comparators, etc. is n, and the test time for non-defective products is T. , α is the proportion of time during which testing is not actually performed in the test time T, and Y is the yield of the device under test.
Then, when n devices under test are measured simultaneously using M pattern generators, the test time per device is in +
M is expressed by equation (3).

１台のパターン発生器で１個の被試験素子を試験する場
合の平均試験時間ｉｌとの比をとって、スループットＳ
ｎ、Ｍを定義すると（４）式となる。The throughput S is calculated by taking the ratio to the average test time il when testing one device under test with one pattern generator.
Defining n and M results in equation (4).

ｉ。i.

従来方式と比較するために、Ｍ＝４．α＝０．１の場合
のスループットｓｎ、４を第５図に示す。横軸は歩留り
、縦軸はスループットである。図中のｎは被試験素子の
数を示す。この図からも明らかなように同時に試験する
素子数ｎが増加すると、正比例してスループットが向上
し、ｎが増加すればするほど、半導体試験装置は被試験
素子１個当りの試験時間を短縮することが可能である。In order to compare with the conventional method, M=4. The throughput sn,4 when α=0.1 is shown in FIG. The horizontal axis is yield, and the vertical axis is throughput. n in the figure indicates the number of devices to be tested. As is clear from this figure, as the number n of devices tested simultaneously increases, the throughput improves in direct proportion, and as n increases, the semiconductor test equipment shortens the testing time per device under test. Is possible.

なお、被試験素子の歩留りが良好である場合は、第２図
に示したように、第１図の従来例でも同時測定数ｎが少
なければ、そのスループットの低下が少ない。したがっ
て、上記実施例における１台のチャネルコントローラに
、複数の被試験素子の検査をするために、複数のドライ
バ、コンパレータ、デジタルコンバータ、フェイルメモ
１１を設けても、同様な効果が得られるのは明らかであ
る。In addition, when the yield of the device under test is good, as shown in FIG. 2, if the number of simultaneous measurements n is small even in the conventional example of FIG. 1, the decrease in throughput will be small. Therefore, even if one channel controller in the above embodiment is provided with a plurality of drivers, comparators, digital converters, and fail memos 11 in order to test a plurality of devices under test, the same effect can be obtained. it is obvious.

〔発明の効果〕〔Effect of the invention〕

以上、詳細に説明したように本発明によれば、多数個の
被試験素子を同時に試験した場合に発生ずる無効時間の
低減ができるので、被試験素子１個当りの試験時間を大
幅に短縮することができ、この種の半導体試験の効率向
上、コスト低減化に顕著な効果が得られる。As explained above in detail, according to the present invention, it is possible to reduce the invalid time that occurs when a large number of devices under test are tested simultaneously, and therefore the test time per device under test can be significantly shortened. This can significantly improve the efficiency and reduce costs of this type of semiconductor testing.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、従来の半導体試験装置の一例のブロック図、
第２図はそのスループット特性図、第６図は本発明に係
る半導体試験装置の一実施例のブロック図、第４図はそ
の動作シーケンス図、第５図は同スループット特性図で
ある。 １５　、１８・・・パターン発生器、 １７．２０・・・タイミング発生器、 １６．１９・・・波形フォーマツタ、 ３９・・・ノ〈　ス　、 ２１　、２６　、３１・・・チャンネルコントローラ、
２２　、２７　、３２・・・テシタルコンバレータ、２
５　、２８　、３３・・・フェイルメモリ、２４　、２
９　、３４・・・ドライバ、２５　、５０　、３５・・
・コンパレータ、５６　、３７　、５８・・・被試験素
子。 竿１　図 ］；へ０レーク 渚２図 ’ｉｉ　ｆＸすＹ（％） １３図FIG. 1 is a block diagram of an example of a conventional semiconductor test device.
FIG. 2 is a throughput characteristic diagram thereof, FIG. 6 is a block diagram of an embodiment of the semiconductor testing apparatus according to the present invention, FIG. 4 is an operation sequence diagram thereof, and FIG. 5 is a throughput characteristic diagram thereof. 15, 18... Pattern generator, 17.20... Timing generator, 16.19... Waveform formatter, 39... No., 21, 26, 31... Channel controller,
22, 27, 32...Tesstal converter, 2
5, 28, 33...Fail memory, 24, 2
9, 34...driver, 25, 50, 35...
- Comparators, 56, 37, 58... elements under test. Rod 1 Figure]; To 0 Lake Beach 2 Figure'ii fXsuY (%) Figure 13

Claims (1)

【特許請求の範囲】[Claims] １、　複数個のテストパターン、期待値、タイミング信
号を発生するための各手段とその各子役と被試験素子と
の間で各１対１で試験に必要な信号の援受を行なうため
の手段と、上記テストパターンによる試験結果と当該期
待値との比較・判定を行なうための手段と、その判定結
果に基→いて不良解析を行なうだめの手段と、被試験素
子に対応して所定のテストパターン、期待値、タイミン
グ信号を選択するだめの切換制御手段とから構成したこ
とを特徴とする半導体試験装置。1. Each means for generating a plurality of test patterns, expected values, and timing signals, and means for receiving and receiving signals necessary for testing on a one-to-one basis between each child actor and the device under test. , a means for comparing and judging the test results based on the test pattern and the expected value, a means for performing failure analysis based on the judgment results, and a means for performing a predetermined test corresponding to the device under test. A semiconductor testing device comprising switching control means for selecting a pattern, an expected value, and a timing signal.