JPH05157802A - Semiconductor testing device - Google Patents
Semiconductor testing deviceInfo
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- JPH05157802A JPH05157802A JP3349721A JP34972191A JPH05157802A JP H05157802 A JPH05157802 A JP H05157802A JP 3349721 A JP3349721 A JP 3349721A JP 34972191 A JP34972191 A JP 34972191A JP H05157802 A JPH05157802 A JP H05157802A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は半導体テスト装置に関
し、特にＲＯＭデバイスの電気的特性試験に使用する半
導体テスト装置の改良に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor test device, and more particularly to improvement of a semiconductor test device used for electrical characteristic test of ROM devices.
【０００２】[0002]
【従来の技術】図２は従来のＲＯＭデバイスの電気的特
性試験に用いる半導体テスト装置の、入力データと期待
値データを発生する回路を中心としたブロック図であ
る。図において、１はテスタ本体、２ａ〜２ｎはｎ個の
テストステーションである。そしてテスタ本体１は各テ
ストステーション２ａ〜２ｎに共通な信号を処理する部
分であり、アドレス情報を発生するパターン発生器３，
前記アドレス情報を受けて被測定デバイス（以下、ＤＵ
Ｔと記す）１１ａ〜１１ｎへ印加するアドレス信号７を
生成するアドレスフォーマッタ４，前記アドレス情報を
受けてデータ情報を発生するためのＲＯＭデータメモリ
５，前記データ情報を受けてドライバ／コンパレータ１
０ａ〜１０ｎのドライバ部を介してＤＵＴ１１ａ〜１１
ｎに印加する入力データ信号８を生成し、また、ドライ
バ／コンパレータ１０ａ〜１０ｂの各コンパレータ部へ
の期待値信号９を生成するデータフォーマッタ６等から
構成される。2. Description of the Related Art FIG. 2 is a block diagram mainly showing a circuit for generating input data and expected value data in a semiconductor test device used for a conventional electrical characteristic test of a ROM device. In the figure, 1 is a tester main body, and 2a to 2n are n test stations. The tester main body 1 is a portion that processes signals common to each of the test stations 2a to 2n, and the pattern generator 3 that generates address information.
Upon receiving the address information, the device under test (hereinafter, DU
Address formatter 4 for generating an address signal 7 applied to 11a to 11n 4, a ROM data memory 5 for receiving the address information and generating data information 5, and a driver / comparator 1 for receiving the data information
DUTs 11a-11 via driver units 0a-10n
It is composed of a data formatter 6 and the like which generate an input data signal 8 to be applied to n, and also generate an expected value signal 9 to each comparator section of the drivers / comparators 10a to 10b.
【０００３】またテストステーション２ａ〜２ｎはそれ
ぞれ複数個のＤＵＴ１１ａ〜１１ｎへ入力信号を供給
し、またＤＵＴ１１ａ〜１１ｎからの出力信号を期待値
データと比較するためのドライバ／コンパレーシタ１０
ａ〜１０ｂ等から構成される。Each of the test stations 2a to 2n supplies an input signal to a plurality of DUTs 11a to 11n, and a driver / comparator 10 for comparing an output signal from the DUTs 11a to 11n with expected value data.
a to 10b and the like.
【０００４】次に動作について説明する。パターン発生
器３で発生されたアドレス情報を受け、アドレスフォー
マッタ４にて所定の形に整形され、アドレス信号７とな
って出力される。そしてこのアドレス信号７はテスタ本
体１からテストステーション２ａ〜２ｎの各ドライバ／
コンパレータ１０ａ〜１０ｎのドライバ部に入力されア
ドレス信号線１２ａ〜１２ｎを通って、ＤＵＴ１１ａ〜
１１ｎの図示しないアドレスピンに印加され、ＤＵＴ１
１ａ〜１１ｎの所定のアドレスが選択される。Next, the operation will be described. The address information generated by the pattern generator 3 is received, shaped into a predetermined shape by the address formatter 4, and output as an address signal 7. The address signal 7 is sent from the tester main body 1 to each driver / test station 2a-2n.
The DUTs 11a to 10n are input to the driver units of the comparators 10a to 10n and pass through the address signal lines 12a to 12n.
11n is applied to an address pin (not shown), and DUT1
Predetermined addresses 1a to 11n are selected.
【０００５】一方、ＲＯＭデータメモリ５ではアドレス
情報を受けて所定の入力データを出力し、データフォー
マッタ６にて整形され、入力データ信号８としてＤＵＴ
１１ａ〜１１ｎの選択されたアドレスに入力される。そ
してＤＵＴ１１ａ〜１１ｎのデータピンからから、この
入力データ信号７に対応したデータが出力され、データ
信号線１３ａ〜１３ｎを介してドライバ／コンパレータ
１０ａ〜１０ｎのコンパレータ部に伝わり、このとき同
時に上記パターン発生器３の前記アドレス情報に対応し
た期待値データがＲＯＭデータメモリ５で発生され、デ
ータフォーマッタ６にて整形されて期待値信号９として
出力され、これがテストステーション２ａ〜２ｎの各ド
ライバ／コンパレータ１０ａ〜１０ｎのコンパレータ部
に伝わり、ここで上記データ信号線１３ａ〜１３ｎから
の信号と比較され、信号の一致，不一致が判定され、製
品の良，不良が選別される。以上の処理を全アドレスの
全データについて繰り返し、ＲＯＭの電気的特性試験が
行われる。On the other hand, the ROM data memory 5 receives the address information, outputs predetermined input data, is shaped by the data formatter 6, and is DUT as the input data signal 8.
It is input to the selected address of 11a to 11n. Then, data corresponding to the input data signal 7 is output from the data pins of the DUTs 11a to 11n and transmitted to the comparator section of the drivers / comparators 10a to 10n via the data signal lines 13a to 13n, and at the same time, the pattern generation is performed. Expected value data corresponding to the address information of the device 3 is generated in the ROM data memory 5, shaped by the data formatter 6 and output as an expected value signal 9, which is output to each driver / comparator 10a of the test stations 2a to 2n. The signal is transmitted to the comparator section 10n and compared therewith to the signals from the data signal lines 13a to 13n to determine whether the signals match or not, and to select whether the product is good or bad. The above processing is repeated for all data at all addresses, and the electrical characteristic test of the ROM is performed.
【０００６】上記構成においてテストステーション２ａ
〜２ｎはＤＵＴの同時測定数を増加させてテスト処理能
力を向上させるために複数個存在し、通常はテスタ本体
１から同一のアドレス信号７及び入力データ信号８が並
列に供給される場合が多い。In the above configuration, the test station 2a
There are a plurality of ~ 2n in order to increase the number of DUTs simultaneously measured and improve the test processing capability, and usually the same address signal 7 and input data signal 8 are supplied in parallel from the tester main body 1 in many cases. ..
【０００７】[0007]
【発明が解決しようとする課題】従来の半導体テスト装
置は以上のように構成されており、マスクＲＯＭ等の場
合にはそのデータ内容がランダムで、かつ客先対応で異
なるため、ＤＵＴのビット容量と同一サイズ以上のＲＯ
Ｍデータメモリが必要となるが、従来のテスト装置はＲ
ＯＭデータメモリを１式しか持っていないので、同一品
種であってもＲＯＭデータが異なるときにはステーショ
ン間同時測定が不可能であり、テスト処理能力が低下す
るという問題点があった。The conventional semiconductor test apparatus is configured as described above, and in the case of a mask ROM or the like, the data content thereof is random and differs depending on the customer, so the bit capacity of the DUT is different. RO of the same size or larger
M data memory is required, but the conventional test equipment is R
Since there is only one set of OM data memory, there is a problem that even if the ROM data is different for the same product type, simultaneous measurement between stations is impossible and the test processing capability is reduced.
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、マスクＲＯＭ等で同一品種で異
なるＲＯＭデータの場合に対してもステーション間同時
測定を行うことができる半導体テスト装置を得ることを
目的とする。The present invention has been made in order to solve the above-mentioned problems, and a semiconductor test apparatus capable of performing simultaneous measurement between stations even in the case of different ROM data of the same type such as a mask ROM. Aim to get.
【０００９】[0009]
【課題を解決するための手段】この発明に係る半導体テ
スト装置は、複数の被測定半導体装置に応じたそれぞれ
内容の異なる試験信号を出力するとともに、それぞれの
試験信号に応じた期待値信号を出力する複数の試験・期
待値信号出力手段と、上記複数の被測定半導体装置に応
じてそれぞれ設けられ、上記該試験・期待値信号出力手
段の出力する上記期待値信号と、上記被測定半導体装置
からの応答出力とを比較する比較手段とを備えたもので
ある。A semiconductor test apparatus according to the present invention outputs test signals having different contents according to a plurality of semiconductor devices to be measured, and outputs an expected value signal according to each test signal. A plurality of test / expected value signal output means, and the expected value signals output from the test / expected value signal output means, which are respectively provided in accordance with the plurality of semiconductor devices under test, and the semiconductor device under test. And a comparison means for comparing the response output of the.
【００１０】[0010]
【作用】この発明においては、データ内容の異なるマス
クＲＯＭ等の被測定半導体装置毎に、試験信号を出力す
るとともにそれぞれの試験信号に応じた期待値信号を出
力する複数の試験・期待値信号出力手段を設け、さらに
被測定半導体装置毎に設けられた比較手段にて上記該試
験・期待値信号出力手段の出力する上記期待値信号と上
記被測定半導体装置からの応答出力とを比較するように
したから、同一品種で異なるＲＯＭデータ内容を有する
被測定半導体装置に対してもステーション間で同時測定
ができ、テスト処理能力を向上させることができる。According to the present invention, a plurality of test / expected value signal outputs for outputting a test signal and an expected value signal corresponding to each test signal are output for each semiconductor device under test such as a mask ROM having different data contents. Means for comparing the expected value signal output from the test / expected value signal output means with a response output from the measured semiconductor device by a comparing means provided for each semiconductor device to be measured. Therefore, even the semiconductor devices under test having the same type and different ROM data contents can be simultaneously measured between the stations, and the test processing capability can be improved.
【００１１】[0011]
【実施例】以下、この発明の一実施例による半導体テス
ト装置を図について説明する。図１において、図２と同
一符号は同一または相当部分を示し、５ａ〜５ｎはＲＯ
Ｍデータメモリ、６ａ〜６ｎはＲＯＭデータメモリ５ａ
〜５ｎに対応して設けられたデータフォーマット、８ａ
〜８ｎは入力データ信号、９ａ〜９ｎは期待値信号であ
る。本発明では、アドレス情報の伝達及びアドレス情報
による入力データ信号発生の原理は従来例と同じである
が、ＲＯＭデータメモリ以降の信号の流れをテストステ
ーション別に分離したことが従来例と異なる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor test device according to an embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, the same reference numerals as those in FIG. 2 indicate the same or corresponding portions, and 5a to 5n are RO.
M data memory, 6a to 6n are ROM data memory 5a
Data format provided corresponding to ~ 5n, 8a
8n are input data signals, and 9a-9n are expected value signals. In the present invention, the principle of transmitting the address information and generating the input data signal by the address information is the same as that of the conventional example, but differs from the conventional example in that the signal flow after the ROM data memory is separated for each test station.
【００１２】次に動作について説明する。まずテスタ本
体１のパターン発生器３よりアドレス情報が発生され、
アドレスフォーマッタ７にて所定のフォーマットに整形
されてアドレス信号７となり、テストステーション２ａ
〜２ｎの各ドライバ／コンパレータ１０ａ〜１０ｎのド
ライバ部に印加され、アドレス信号線１２ａ〜１２ｎを
介してＤＵＴ１１ａ〜１１ｎの所定のアドレスが選択さ
れる。Next, the operation will be described. First, address information is generated from the pattern generator 3 of the tester main body 1,
The address formatter 7 shapes the signal into a predetermined format to form the address signal 7, and the test station 2a
.About.2n for each driver / comparator 10a to 10n, and a predetermined address of the DUTs 11a to 11n is selected via the address signal lines 12a to 12n.
【００１３】一方、ＲＯＭデータメモリ５ａ〜５ｎはパ
ターン発生器３からアドレス情報を受けてそれぞれ異な
る所定の入力データを出力し、データフォーマッタ６ａ
〜６ｎにて整形され、入力データ信号８ａ〜８ｎとして
テスタ本体１から出力され、テストステーション２ａ〜
２ｎの各ドライバコンパレータ１０ａ〜１０ｎのドライ
バ部に印加され、アドレス信号線１２ａ〜１２ｎを通っ
て、ＤＵＴ１１ａ〜１１ｎの選択されたアドレスに入力
される。On the other hand, the ROM data memories 5a to 5n receive the address information from the pattern generator 3 and output different predetermined input data, and the data formatter 6a.
6n, is output from the tester main body 1 as input data signals 8a to 8n, and the test station 2a to
It is applied to the driver part of each of the 2n driver comparators 10a to 10n, and is input to the selected address of the DUTs 11a to 11n through the address signal lines 12a to 12n.
【００１４】そしてＤＵＴ１１ａ〜１１ｎからは入力デ
ータ信号８ａ〜８ｎに応じた出力がデータ信号線１３ａ
〜１３ｎを介してドライバ／コンパレータ１０ａ〜１０
ｎのコンパレータ部に入力される。Then, outputs corresponding to the input data signals 8a to 8n are output from the DUTs 11a to 11n on the data signal line 13a.
Driver / comparators 10a-10
It is input to the n comparator unit.
【００１５】このとき、ＲＯＭデータメモリ５ａ〜５ｎ
はそれぞれ異なる所定の期待値データを発生しており、
それぞれデータフォーマッタ６ａ〜６ｎにて整形されて
期待値信号９ａ〜９ｎとして出力され、これがテストス
テーション２ａ〜２ｎの各ドライバ／コンパレータ１０
ａ〜１０ｎのコンパレータ部に伝わり、ここで上記デー
タ信号線１３ａ〜１３ｎからの信号と比較され、信号の
一致，不一致が判定され、製品の良，不良の選別が行わ
れる。以上の処理をＤＵＴの全アドレスの全データにつ
いて繰り返し、ＲＯＭの電気的特性試験が行われる。At this time, the ROM data memories 5a-5n
Each generate different expected value data,
The data is formatted by the data formatters 6a to 6n and output as expected value signals 9a to 9n, which are the drivers / comparators 10 of the test stations 2a to 2n.
The signal is transmitted to the comparators a to 10n, where it is compared with the signals from the data signal lines 13a to 13n to determine whether the signals match or not, and to select whether the product is good or bad. The above processing is repeated for all data at all addresses of the DUT, and the electrical characteristic test of the ROM is performed.
【００１６】このように本実施例によれば、テストステ
ーション２ａ〜２ｎの個数に応じてＲＯＭデータメモリ
５ａ〜５ｎを設け、入力データ信号８ａ〜８ｎをそれぞ
れ対応するＤＵＴ１１ａ〜１１ｎに入力するようにした
から、ＤＵＴとして同一品種で異なるデータ内容を有す
るマスクＲＯＭ等を試験する場合にもそのデータ内容に
応じた入力データを同時に発生させることができ、従っ
てテストステーション間において同時に複数のＤＵＴを
試験することができ、テスト処理能力の向上を図ること
ができる。As described above, according to this embodiment, the ROM data memories 5a to 5n are provided according to the number of the test stations 2a to 2n, and the input data signals 8a to 8n are input to the corresponding DUTs 11a to 11n, respectively. Therefore, even when testing a mask ROM or the like having the same type and different data content as the DUT, the input data corresponding to the data content can be generated at the same time, so that a plurality of DUTs can be tested simultaneously between the test stations. Therefore, the test processing capacity can be improved.
【００１７】[0017]
【発明の効果】以上のように、この発明に係る半導体テ
スト装置によれば、データ内容の異なるマスクＲＯＭ等
の被測定半導体装置毎に、試験信号を出力するとともに
それぞれの試験信号に応じた期待値信号を出力する複数
の試験・期待値信号出力手段を設け、さらに被測定半導
体装置毎に設けられた比較手段にて上記該試験・期待値
信号出力手段の出力する上記期待値信号と上記被測定半
導体装置からの応答出力とを比較するようにしたので、
同一品種で異なるＲＯＭデータ内容を有する被測定半導
体装置に対してもステーション間で同時測定ができ、テ
スト処理能力の向上を図ることができるという効果があ
る。As described above, according to the semiconductor test apparatus of the present invention, a test signal is output for each semiconductor device under test having a different data content, such as a mask ROM, and an expectation corresponding to each test signal is output. A plurality of test / expected value signal output means for outputting a value signal are provided, and the expected value signal output from the test / expected value signal output means and the target Since I tried to compare with the response output from the measurement semiconductor device,
Even for semiconductor devices under test having the same type and different ROM data contents, simultaneous measurement can be performed between stations, and the test processing capability can be improved.
【図１】この発明の一実施例による半導体テスト装置の
入力データと期待値データを発生する回路を中心とした
ブロック図。FIG. 1 is a block diagram mainly showing a circuit for generating input data and expected value data of a semiconductor test device according to an embodiment of the present invention.
【図２】従来の半導体テスト装置の入力データと期待値
データを発生する回路を中心としたブロック図。FIG. 2 is a block diagram centering on a circuit that generates input data and expected value data of a conventional semiconductor test device.
１ テスタ本体 ２ａ〜２ｎ テストステーション ５ａ〜５ｎ ＲＯＭデータメモリ ６ａ〜６ｎ データフォーマッタ ８ａ〜８ｎ 入力データ信号 ９ａ〜９ｎ 期待値信号 １１ａ〜１１ｎ ＤＵＴ 1 Tester main body 2a to 2n Test station 5a to 5n ROM data memory 6a to 6n Data formatter 8a to 8n Input data signal 9a to 9n Expected value signal 11a to 11n DUT
Claims (1)
号を複数の被測定半導体装置に与え、その応答出力と期
待値と比較して良否判定を行う半導体テスト装置におい
て、 複数の被測定半導体装置に応じたそれぞれ内容の異なる
試験信号を出力するとともに、それぞれの試験信号に応
じた期待値信号を出力する複数の試験・期待値信号出力
手段と、 上記複数の被測定半導体装置に応じてそれぞれ設けら
れ、上記該試験・期待値信号出力手段の出力する上記期
待値信号と、上記被測定半導体装置からの応答出力とを
比較する比較手段とを備えたことを特徴とする半導体テ
スト装置。1. A semiconductor test device for applying a predetermined test signal to a plurality of semiconductor devices to be measured based on a test program, and comparing the response output with an expected value to determine acceptability. A plurality of test / expected value signal output means for outputting test signals having different contents according to the respective test signals and outputting expected value signals corresponding to the respective test signals; A semiconductor test apparatus comprising: a comparison unit that compares the expected value signal output from the test / expected value signal output unit with a response output from the semiconductor device under test.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3349721A JPH05157802A (en) | 1991-12-06 | 1991-12-06 | Semiconductor testing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3349721A JPH05157802A (en) | 1991-12-06 | 1991-12-06 | Semiconductor testing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05157802A true JPH05157802A (en) | 1993-06-25 |
Family
ID=18405655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3349721A Pending JPH05157802A (en) | 1991-12-06 | 1991-12-06 | Semiconductor testing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05157802A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001091598A (en) * | 1999-09-28 | 2001-04-06 | Advantest Corp | Wave form formatter and semiconductor device testing device mounting it |
| WO2003052767A1 (en) * | 2001-11-15 | 2003-06-26 | Advantest Corporation | Semiconductor testing apparatus |
| JP2011187120A (en) * | 2010-03-08 | 2011-09-22 | Fujitsu Semiconductor Ltd | Apparatus and method for testing semiconductor integrated circuit, testing method, and program |
-
1991
- 1991-12-06 JP JP3349721A patent/JPH05157802A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001091598A (en) * | 1999-09-28 | 2001-04-06 | Advantest Corp | Wave form formatter and semiconductor device testing device mounting it |
| WO2003052767A1 (en) * | 2001-11-15 | 2003-06-26 | Advantest Corporation | Semiconductor testing apparatus |
| US7257753B2 (en) | 2001-11-15 | 2007-08-14 | Advantest Corporation | Semiconductor testing apparatus |
| JP2011187120A (en) * | 2010-03-08 | 2011-09-22 | Fujitsu Semiconductor Ltd | Apparatus and method for testing semiconductor integrated circuit, testing method, and program |
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