JPS60187997A - 読み出し専用メモリ - Google Patents
読み出し専用メモリInfo
- Publication number
- JPS60187997A JPS60187997A JP59042321A JP4232184A JPS60187997A JP S60187997 A JPS60187997 A JP S60187997A JP 59042321 A JP59042321 A JP 59042321A JP 4232184 A JP4232184 A JP 4232184A JP S60187997 A JPS60187997 A JP S60187997A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- power supply
- transistor
- field effect
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明ａ横積み型、ＲＯＭｃＤ構造に関するものである
。
。
（従来技術）
最近、集積回路装置口裏り速くエフ高集積化に進みつつ
ある。こ九Ｆともない従来ランダムロジックだけで構成
されていた回路から素子数ケ減少させる目的からプログ
ラム方式１’（変わりつつある。
ある。こ九Ｆともない従来ランダムロジックだけで構成
されていた回路から素子数ケ減少させる目的からプログ
ラム方式１’（変わりつつある。
このためズログラムケ入わておくためｖ ＲＵ Ｍ ｒ
ｃもＬつ速くエフメモリー容量が太きくということが要
求されている。そこでこういった要求からトランジスタ
が横に積重れ／）構成である横積みＲＯＭが使用ざｈて
いゐ−こｔ″ＩＯＩＯ縦檀Ｍがトランジスタが縦績みで
あるためトランジスタのオン抵抗が直列に勤続してしま
いスピードが遅くなるのに対して横積みａトランジスタ
が並列に陵絖されるためスピードが速くな／ｂからであ
る。こわ６％にＲＯＭが大きくなった場合に顕著となる
。
ｃもＬつ速くエフメモリー容量が太きくということが要
求されている。そこでこういった要求からトランジスタ
が横に積重れ／）構成である横積みＲＯＭが使用ざｈて
いゐ−こｔ″ＩＯＩＯ縦檀Ｍがトランジスタが縦績みで
あるためトランジスタのオン抵抗が直列に勤続してしま
いスピードが遅くなるのに対して横積みａトランジスタ
が並列に陵絖されるためスピードが速くな／ｂからであ
る。こわ６％にＲＯＭが大きくなった場合に顕著となる
。
従来この種の横績みＲ（ＪＭの一夾流例分第１図に示す
。ここでｚｒｒＲＵＭ本体であり、 ２ｒｆｆテコ−ド
回路である０その勤ｆＰＦ−會説明すると、まず入力が
ＡＵ、ＡＩの２ビツト、そのデコードされた゛信号ｒＪ
ＤＯ〜Ｄ３の４ビツトとし、これがＲ（ＪＭに入力され
最終的な出力が４ビツトとなっているＯＲ（ＪＭナセル
Ｎチャンネル横積み構造であり、所定の情報が配憶され
た部分にＮチャンネルＭ（Ｊｆ９トランジスタが形成さ
れた構造となっている０また凡ＵＭにａプリチャージ信
ｇＰＧが入力されており、Ｒ（ＪＭの１リチヤージを行
なっている。こわらのタイミング會第２図に示す０１リ
チャージ信号ｙＧａ周期Ｔ？持っており、その周期Ｔの
前″＋Ｔ１で各出力ラインに貌続されてい／ｂ７リチヤ
ージ用Ｐチャンネルトランジスタ４がオンし、出力信号
ＯＯ〜（Ｊ３に７リチヤージする。（ｌ＃１’（なる。
。ここでｚｒｒＲＵＭ本体であり、 ２ｒｆｆテコ−ド
回路である０その勤ｆＰＦ−會説明すると、まず入力が
ＡＵ、ＡＩの２ビツト、そのデコードされた゛信号ｒＪ
ＤＯ〜Ｄ３の４ビツトとし、これがＲ（ＪＭに入力され
最終的な出力が４ビツトとなっているＯＲ（ＪＭナセル
Ｎチャンネル横積み構造であり、所定の情報が配憶され
た部分にＮチャンネルＭ（Ｊｆ９トランジスタが形成さ
れた構造となっている０また凡ＵＭにａプリチャージ信
ｇＰＧが入力されており、Ｒ（ＪＭの１リチヤージを行
なっている。こわらのタイミング會第２図に示す０１リ
チャージ信号ｙＧａ周期Ｔ？持っており、その周期Ｔの
前″＋Ｔ１で各出力ラインに貌続されてい／ｂ７リチヤ
ージ用Ｐチャンネルトランジスタ４がオンし、出力信号
ＯＯ〜（Ｊ３に７リチヤージする。（ｌ＃１’（なる。
）そして後半のＴ２の間Ｆ出力信号００〜ｕ ａ ｒｃ
比出力現わわる。入力データａこの周期Ｔｒｃ同期して
変化する０従ってデコードされた信号ＤＯ〜Ｄ３％この
周期Ｔｒｃ同期して変化する０（′Ｉ！号Ｄｏ−Ｄａｒ
［その目的とされる信号だけが′ｌ＃とな９他ａ全て＠
０”となる。そのため８０Ｍの中でその目的とされる信
号ラインにトランジスタが有るとトランジスがオンしＴ
Ｉの期間にプリチャージされ＠ｌ＃となっている出力ラ
インをＴ２の期間に１０”に変える０逆に、トランジス
タが無い出力ラインｒｌ［プリチャージさねたままｍ１
ｍとな／ｂｏこの工うにして、このＲ（ＪＭｒＩ″″０
″を希望する場合ａトランジスタ？設け、“１”を希望
する場合ａトランジスタを設けない工うに設計すること
に工Ｖ所望の出力ｖｆ−取り出丁ことができる。
比出力現わわる。入力データａこの周期Ｔｒｃ同期して
変化する０従ってデコードされた信号ＤＯ〜Ｄ３％この
周期Ｔｒｃ同期して変化する０（′Ｉ！号Ｄｏ−Ｄａｒ
［その目的とされる信号だけが′ｌ＃とな９他ａ全て＠
０”となる。そのため８０Ｍの中でその目的とされる信
号ラインにトランジスタが有るとトランジスがオンしＴ
Ｉの期間にプリチャージされ＠ｌ＃となっている出力ラ
インをＴ２の期間に１０”に変える０逆に、トランジス
タが無い出力ラインｒｌ［プリチャージさねたままｍ１
ｍとな／ｂｏこの工うにして、このＲ（ＪＭｒＩ″″０
″を希望する場合ａトランジスタ？設け、“１”を希望
する場合ａトランジスタを設けない工うに設計すること
に工Ｖ所望の出力ｖｆ−取り出丁ことができる。
ところが、この構成であると、Ｔｌの期間に各出力ライ
ンについている１リチヤージ用のＰチャンネルトランジ
スタ４がオンするがこの期間σテコード出力Ｍ号ＤＯ〜
Ｄ３の中の目的とされる信号が１′ｌ＃となゐため、Ｒ
（ＪＭＱ中でこの信号ライン［６るトチヤンネルトラン
ジスタ３％オンしてしまい、ＶＤＤからグランド間に電
流が流りてしまうことになる。一般にトランジスタのオ
ン抵抗ａ数十〜数百０η〕程度であるためＴＩの瞬間に
流れる電流ａ出カ一本につき数十〔μＡ〕となり出力が
１００本あわば数（ｍＡ）トもｙｚｒ）、 ＩＥＬ（Ｊ
ＭＯサイズが大きくなｒになる程顕著となってくる０特
ｒｃこのプリチャージ用のＰチャンネルトランジスタ４
ｒｆｆ負荷答貴が大きくＴｌの期間に１リチヤージしな
くてａならず、［流が流せゐ工うに胛を筒くしているの
で実際に＃、わるｔ流ａ顕著に大きくなる。この几め電
源配線ａこのＮ流【耐えるようｒｃ考慮されなけわばな
らず、また、どうしても電源配線の抵抗のため実際に各
トランジスタ３゜４にかかる［線電圧を下けてしまい誤
動作の原因ともなってし１９０また最も大きな欠点とし
て消費［泥の増加につながってしまってい友。この点を
改良した従来の夾抛例ケ第３図及びそのタイミング會第
４図に示す。この実施例でａ１テコード出力にアンド−
路５？設け１” ｌの期間デコード出力Ｄｏ−Ｄ３が’
ｌ”ｌｃなるの會禁止している０これにニジＴｔの期間
ｒｌｒｖＤＤとグランド間に［流が流れることが無くな
る０ところがＲ（ＪＭの中のデコード信号ＤＯ〜Ｄ３の
負荷容量ａ大きく、このライン？−１”から１０”へ１
０＃からＡｔ”へ変えるのに６時間を要し、Ｒ（ＪＭの
動作速度を低下してしまう。従ってこの信号ラインｖｉ
−’ｌ’ｔの期間禁止してしまうということａこのスピ
ードアップ【対してａ積管しくなく、最近のスピードの
速いＲ（ＪＭ九〇適さない。
ンについている１リチヤージ用のＰチャンネルトランジ
スタ４がオンするがこの期間σテコード出力Ｍ号ＤＯ〜
Ｄ３の中の目的とされる信号が１′ｌ＃となゐため、Ｒ
（ＪＭＱ中でこの信号ライン［６るトチヤンネルトラン
ジスタ３％オンしてしまい、ＶＤＤからグランド間に電
流が流りてしまうことになる。一般にトランジスタのオ
ン抵抗ａ数十〜数百０η〕程度であるためＴＩの瞬間に
流れる電流ａ出カ一本につき数十〔μＡ〕となり出力が
１００本あわば数（ｍＡ）トもｙｚｒ）、 ＩＥＬ（Ｊ
ＭＯサイズが大きくなｒになる程顕著となってくる０特
ｒｃこのプリチャージ用のＰチャンネルトランジスタ４
ｒｆｆ負荷答貴が大きくＴｌの期間に１リチヤージしな
くてａならず、［流が流せゐ工うに胛を筒くしているの
で実際に＃、わるｔ流ａ顕著に大きくなる。この几め電
源配線ａこのＮ流【耐えるようｒｃ考慮されなけわばな
らず、また、どうしても電源配線の抵抗のため実際に各
トランジスタ３゜４にかかる［線電圧を下けてしまい誤
動作の原因ともなってし１９０また最も大きな欠点とし
て消費［泥の増加につながってしまってい友。この点を
改良した従来の夾抛例ケ第３図及びそのタイミング會第
４図に示す。この実施例でａ１テコード出力にアンド−
路５？設け１” ｌの期間デコード出力Ｄｏ−Ｄ３が’
ｌ”ｌｃなるの會禁止している０これにニジＴｔの期間
ｒｌｒｖＤＤとグランド間に［流が流れることが無くな
る０ところがＲ（ＪＭの中のデコード信号ＤＯ〜Ｄ３の
負荷容量ａ大きく、このライン？−１”から１０”へ１
０＃からＡｔ”へ変えるのに６時間を要し、Ｒ（ＪＭの
動作速度を低下してしまう。従ってこの信号ラインｖｉ
−’ｌ’ｔの期間禁止してしまうということａこのスピ
ードアップ【対してａ積管しくなく、最近のスピードの
速いＲ（ＪＭ九〇適さない。
（発明の目的）
この発明の目的ａ上記欠点？解消し、動作速度が速く、
低消費電流化の図わ、ｂＲ（ＪＭ？提供し工すとするも
のである０ （発明の構成） この発明に工ねば、トランジスタが横積みされているダ
イナミック型Ｒ（ＪＭＩＣ於て、７−リチャージ信号線
と、第１お工び第２の電源端子と、ソース１１ｒ第１１
ＺＪ’［源端子にゲート全１リチヤージ信号Ｈに、ドレ
インを出力ライン及び）ｔ（ＪＭセル？構改する電界効
果トランジスタのドレインに接続された複数の第１１２
．＋電界効果トランジスタと、ソース′に第２の電源端
子に、ゲーｔＦｒ７リチヤージ信号線にドレインｉＲＬ
ＩＭセルを構成する電界効果トランジスタのソースｒＣ
隈続された複数のｍ２の電界効果トランジスタと會含ん
で構成される。
低消費電流化の図わ、ｂＲ（ＪＭ？提供し工すとするも
のである０ （発明の構成） この発明に工ねば、トランジスタが横積みされているダ
イナミック型Ｒ（ＪＭＩＣ於て、７−リチャージ信号線
と、第１お工び第２の電源端子と、ソース１１ｒ第１１
ＺＪ’［源端子にゲート全１リチヤージ信号Ｈに、ドレ
インを出力ライン及び）ｔ（ＪＭセル？構改する電界効
果トランジスタのドレインに接続された複数の第１１２
．＋電界効果トランジスタと、ソース′に第２の電源端
子に、ゲーｔＦｒ７リチヤージ信号線にドレインｉＲＬ
ＩＭセルを構成する電界効果トランジスタのソースｒＣ
隈続された複数のｍ２の電界効果トランジスタと會含ん
で構成される。
（実施例）
次に、本発明全図血管参照してより詳細に説明する０
本発明の一実施例？第５図にそのタイミングチャート？
第６図に示すＯＲ（ＪＭの内容ａ従来例と同じように、
ヘチャンネル横積み型であり、Ｎチャンネル型ＭＯ８Ｆ
ランジスタ３がソース信号線と出力線との間の所定の部
分に形成されている。
第６図に示すＯＲ（ＪＭの内容ａ従来例と同じように、
ヘチャンネル横積み型であり、Ｎチャンネル型ＭＯ８Ｆ
ランジスタ３がソース信号線と出力線との間の所定の部
分に形成されている。
第５図での大きな特徴ｒｒＮチャンネル型ＭＯ８トラン
ジスタ３からなる）１，０Ｍセルのソースがそのままグ
ランドに限続されず、−ゲートｔ−１リチヤージ信号線
ＰＧにソースケグランドＩ’（啜続されたヘチャンネル
型Ｍ（Ｊ８トランジスタ６會介してグランドに汲続され
ていることである。このトランジスタ會加えることにＬ
９１リチャージのＴｌの期間にもＶＤＤとグランド間ｒ
ｃｌｌ、流が流れることが無くな９かつテコード信号Ｄ
θ〜１）３ａＴｔの間も禁止されることが無く、またテ
、−メが伝わるのが遅わ＾ことも無くな６ｏまた、ここ
で追加して加えら？６ＮチャンネルｐＭ（Ｊ８トランジ
スタ６σ浮遊容量にエフ保持されている電荷會放電する
だけであるので大きなトランジスタａ必要とされず、ま
た第５図のＬう（ソース信号線２本ｒｃ対して１ケ必要
であるという訳でａなく、ソース信号線２何本か束ねた
ところｒｃｌケということも可能であるためこのトラン
ジスタの追加にぶる千尋体チップ面積の増大ａさほど大
きくない。−万この構成【することに、Ｃつ無駄な消費
［流ａ無くなると同時にスピード低下をきた丁こともな
い。この工うに不発明の構改ｒｃ工ゐＲ（ＪＭｉ低消費
Ｗ流でかつスピードも速くする効果がある。
ジスタ３からなる）１，０Ｍセルのソースがそのままグ
ランドに限続されず、−ゲートｔ−１リチヤージ信号線
ＰＧにソースケグランドＩ’（啜続されたヘチャンネル
型Ｍ（Ｊ８トランジスタ６會介してグランドに汲続され
ていることである。このトランジスタ會加えることにＬ
９１リチャージのＴｌの期間にもＶＤＤとグランド間ｒ
ｃｌｌ、流が流れることが無くな９かつテコード信号Ｄ
θ〜１）３ａＴｔの間も禁止されることが無く、またテ
、−メが伝わるのが遅わ＾ことも無くな６ｏまた、ここ
で追加して加えら？６ＮチャンネルｐＭ（Ｊ８トランジ
スタ６σ浮遊容量にエフ保持されている電荷會放電する
だけであるので大きなトランジスタａ必要とされず、ま
た第５図のＬう（ソース信号線２本ｒｃ対して１ケ必要
であるという訳でａなく、ソース信号線２何本か束ねた
ところｒｃｌケということも可能であるためこのトラン
ジスタの追加にぶる千尋体チップ面積の増大ａさほど大
きくない。−万この構成【することに、Ｃつ無駄な消費
［流ａ無くなると同時にスピード低下をきた丁こともな
い。この工うに不発明の構改ｒｃ工ゐＲ（ＪＭｉ低消費
Ｗ流でかつスピードも速くする効果がある。
第１図ａ従来υＲ（３Ｍ構成の一例會示す図で、Ｗ、２
図ａそのタイミングチャートである。第３図ａ従来の他
のＲＯＭ０Ｍ構成例を示す図で、第４図ａそのタイミン
グチャートである。第５図ａ本発明のＲ（ＪＭの一実施
例會水丁図で、第６図ａそのタイミングチャートである
。 ｌ・・・Ｉ’ｔ（ＪＭ本体、２・・・デコーダ回路、３
・・・ｈｕＭセルでおるＮチャンネル型Ｍ（Ｊ８トラン
ジスタ、４・・・Ｐチャンネル型Ｍ（ＪＳ）ランジスタ
、５・・・ＡＮＤ回路、６・・・Ｎチャンネル型Ｍ（Ｊ
８トランジスタ、ＡＯ，Ａｌ・・・入力信号、ＤＯ，Ｄ
Ｉ、Ｄ２゜Ｄ３・・・テコードされた出力信号、（ＪＯ
，（Ｊｌ、（Ｊ２゜０３・・・出力信号、ＰＧ・・・プ
リチャージ信号線撚１図 Δθ Ａｌ ρθ θ／ ０２ θ３ 偽３図 １ ″第４１ ゛ Ａρ Ａｌ θρ θｌ り２ ρ３
図ａそのタイミングチャートである。第３図ａ従来の他
のＲＯＭ０Ｍ構成例を示す図で、第４図ａそのタイミン
グチャートである。第５図ａ本発明のＲ（ＪＭの一実施
例會水丁図で、第６図ａそのタイミングチャートである
。 ｌ・・・Ｉ’ｔ（ＪＭ本体、２・・・デコーダ回路、３
・・・ｈｕＭセルでおるＮチャンネル型Ｍ（Ｊ８トラン
ジスタ、４・・・Ｐチャンネル型Ｍ（ＪＳ）ランジスタ
、５・・・ＡＮＤ回路、６・・・Ｎチャンネル型Ｍ（Ｊ
８トランジスタ、ＡＯ，Ａｌ・・・入力信号、ＤＯ，Ｄ
Ｉ、Ｄ２゜Ｄ３・・・テコードされた出力信号、（ＪＯ
，（Ｊｌ、（Ｊ２゜０３・・・出力信号、ＰＧ・・・プ
リチャージ信号線撚１図 Δθ Ａｌ ρθ θ／ ０２ θ３ 偽３図 １ ″第４１ ゛ Ａρ Ａｌ θρ θｌ り２ ρ３
Claims (1)
- ＲＯＭセルｗｍ５！１．する電界効果トランジスタが横
積みさねているダイナミック型Ｒ（ＪＭｒｃ於いて、ズ
リチャージ信号線と、第ｌお工び第２ｖ電源端子と、ソ
ース會該第１Ｑ）電源端子に、ゲート會該１リチャージ
ｍ−ｑｉｃドレイン？出カライン及び、）ｔ（ＪＭセル
１ｒ構成する電界効果トランジスタのドレインに勤続さ
れた複数の第１の電界効果トランジスタと、ソース１ｆ
ｒ、前記第２の電源端子に、ゲート會前記）゛リチャー
ジｇＩｇ線に、ドレイン？前記）Ｌ（ＪＮセル？ｒｍｇ
丁４）電界効果トランジスタのソースに勤続ざねた複数
の第２（１）電界効果トランジスタと？含むこと？特徴
とする胱出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042321A JPS60187997A (ja) | 1984-03-06 | 1984-03-06 | 読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042321A JPS60187997A (ja) | 1984-03-06 | 1984-03-06 | 読み出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60187997A true JPS60187997A (ja) | 1985-09-25 |
| JPH0412559B2 JPH0412559B2 (ja) | 1992-03-04 |
Family
ID=12632748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59042321A Granted JPS60187997A (ja) | 1984-03-06 | 1984-03-06 | 読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60187997A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03252995A (ja) * | 1990-02-20 | 1991-11-12 | Samsung Electron Co Ltd | Ｒｏｍ回路 |
| US5241497A (en) * | 1990-06-14 | 1993-08-31 | Creative Integrated Systems, Inc. | VLSI memory with increased memory access speed, increased memory cell density and decreased parasitic capacitance |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54157446A (en) * | 1978-06-02 | 1979-12-12 | Seiko Epson Corp | Reading exclusive memory |
-
1984
- 1984-03-06 JP JP59042321A patent/JPS60187997A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54157446A (en) * | 1978-06-02 | 1979-12-12 | Seiko Epson Corp | Reading exclusive memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03252995A (ja) * | 1990-02-20 | 1991-11-12 | Samsung Electron Co Ltd | Ｒｏｍ回路 |
| US5241497A (en) * | 1990-06-14 | 1993-08-31 | Creative Integrated Systems, Inc. | VLSI memory with increased memory access speed, increased memory cell density and decreased parasitic capacitance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0412559B2 (ja) | 1992-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4843261A (en) | Complementary output, high-density CMOS decoder/driver circuit for semiconductor memories | |
| US8830721B2 (en) | Encoded read-only memory (ROM) bitcell, array, and architecture | |
| EP1255254A2 (en) | Word line driver for a semiconductor memory device | |
| US7800407B1 (en) | Multiple voltage mode pre-charging and selective level shifting | |
| JPH06203556A (ja) | Ｄｒａｍのレベルシフト・ドライバ回路 | |
| US4489400A (en) | Serially banked read only memory | |
| US6349049B1 (en) | High speed low power content addressable memory | |
| JP3754593B2 (ja) | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 | |
| JPH0727716B2 (ja) | メモリのデコ−ド・ドライブ回路 | |
| US5604712A (en) | Fast word line decoder for memory devices | |
| JPS60187997A (ja) | 読み出し専用メモリ | |
| JPH07142989A (ja) | レベル変換回路 | |
| US6084804A (en) | Memory row driver with parasitic diode pull-down function | |
| US5469385A (en) | Output buffer with boost from voltage supplies | |
| JPS5828676B2 (ja) | デコ−ダ回路 | |
| US11380370B2 (en) | Semiconductor device having a charge pump | |
| JPS6120293A (ja) | 半導体メモリ装置 | |
| JPH07320494A (ja) | 読み出し専用半導体記憶装置のデコード回路 | |
| KR20030004123A (ko) | 저 전압 디지털 ｒｏｍ 회로 및 방법 | |
| JPH07182869A (ja) | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 | |
| JPH02158997A (ja) | 記憶装置 | |
| JP4803711B2 (ja) | Ｓｔｎ−ｌｃｄパネル用の駆動回路 | |
| JPS6131559B2 (ja) | ||
| JP2001243780A (ja) | 不揮発性半導体記憶装置 | |
| US20120001682A1 (en) | Apparatuses and methods to reduce power consumption in digital circuits |