JPS60186979A - 相違度計算装置 - Google Patents
相違度計算装置Info
- Publication number
- JPS60186979A JPS60186979A JP58202291A JP20229183A JPS60186979A JP S60186979 A JPS60186979 A JP S60186979A JP 58202291 A JP58202291 A JP 58202291A JP 20229183 A JP20229183 A JP 20229183A JP S60186979 A JPS60186979 A JP S60186979A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- output
- binary data
- difference
- Prior art date
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- Character Discrimination (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は、特に２つのデータ群の相違度を、両データ群
における各データの差の絶対値の累積和として計算する
装置に関する。
における各データの差の絶対値の累積和として計算する
装置に関する。
（２） 技術の背景
一般に音声認識或いは画像認識では、入力する音声パタ
ーンや画像パターンを予め定めた複数の標準パターンと
比較し、これら標準パターンのうち該入カバターンとの
相違が一番小さいものを認識パターンとするようにして
いる。イして、この入カバターンと標準パターンとの相
違の尺度として、例えば、多数次元での特徴抽出によっ
て複数のデータからなる（多次元）入カバターンと同次
元のデータからなる予め定めた標準パターンとにおける
対応する次元の各データ値の差の絶対値を順次加飾した
累積和を用いることができる。すなわら、当該累積和が
大きければ、入カバターン、標準パターンの相違は大き
く、当該累積和が小さければその相３ｆｆｌが小さいも
のとなる。
ーンや画像パターンを予め定めた複数の標準パターンと
比較し、これら標準パターンのうち該入カバターンとの
相違が一番小さいものを認識パターンとするようにして
いる。イして、この入カバターンと標準パターンとの相
違の尺度として、例えば、多数次元での特徴抽出によっ
て複数のデータからなる（多次元）入カバターンと同次
元のデータからなる予め定めた標準パターンとにおける
対応する次元の各データ値の差の絶対値を順次加飾した
累積和を用いることができる。すなわら、当該累積和が
大きければ、入カバターン、標準パターンの相違は大き
く、当該累積和が小さければその相３ｆｆｌが小さいも
のとなる。
イこで、音声認識或いは画像認識では、その入カバター
ンと標準パターンの両データ群の相違を上記のような累
積和として計悴づる相違度計算装置が必要となり、更に
当該累積和をできるだけ高速にバ１算できる装置が要望
されている。
ンと標準パターンの両データ群の相違を上記のような累
積和として計悴づる相違度計算装置が必要となり、更に
当該累積和をできるだけ高速にバ１算できる装置が要望
されている。
（３） 従来技術と問題点
従来、この種の相違度計算装置として例えば第１図に示
すようなものが考えられる。ここで、対象どなる２つの
データ群Ａ＝（Ａｔ）、Ｂ＝（Ｂ＋）を構成する２進デ
ータは、正又は負の値であり、その表現は、演算処理に
便利なように、例えばｎ＋１ビット表現のものであれば
、 Ａｔ ＝ ａｎ ・２’ ＋Ａ’ Ａ −＝ 、＋ ａ 、−、−−２°−’＋８，１．
ｅ ２”＋・・・＋８＋ ２１ ＋ａ。２゜ ａ、〜ａ、：Ｑ又は１ で示される数値となる、いわゆる２の補数表現されたも
のとなっている（Ｂ＋ についても同様）。
すようなものが考えられる。ここで、対象どなる２つの
データ群Ａ＝（Ａｔ）、Ｂ＝（Ｂ＋）を構成する２進デ
ータは、正又は負の値であり、その表現は、演算処理に
便利なように、例えばｎ＋１ビット表現のものであれば
、 Ａｔ ＝ ａｎ ・２’ ＋Ａ’ Ａ −＝ 、＋ ａ 、−、−−２°−’＋８，１．
ｅ ２”＋・・・＋８＋ ２１ ＋ａ。２゜ ａ、〜ａ、：Ｑ又は１ で示される数値となる、いわゆる２の補数表現されたも
のとなっている（Ｂ＋ についても同様）。
第１図において、１は上記のように２の補数表現された
データ群△、及びＢの対応づる次元のデータＡ１ とＢ
＋ どの大小を判定する比較回路、２は、１−記データ
Ａｉ、Ｂ１を入力し、比較回路１での判定結果に基づい
て、データＡ＋ 。
データ群△、及びＢの対応づる次元のデータＡ１ とＢ
＋ どの大小を判定する比較回路、２は、１−記データ
Ａｉ、Ｂ１を入力し、比較回路１での判定結果に基づい
て、データＡ＋ 。
Ｂ１のうち人きい方を選択出力するマルチプレクサ、３
は上記データＡ＋ 、Ｂ＋ を反転回路７ａ、７ｈによ
って反転ざ甘た当該反転データ（１の補数）を入力し、
比較回路１での判定結果に基づいて、データＡ＋ 、Ｂ
＋ のうち小さい方の反転データを選択出力するマルチ
プレクサ、４はマルチプレク＋Ｊ２、及び３からの各出
ノＪデータとビットデータ“１″とを加算する加算回路
であり、この比較回路１、マルチプレクサ２゜３、及び
加算回路４によって、入力するデータＡ＋ 、Ｂ＋の大
きい方から小ざい方を減幹する減算回路が構成され、す
なわち、最終段の加算回路４からの出力がデータＡ１と
Ｂ：の差の絶対値ｌＡ＋ −Ｆ３＋ Ｉと、なる。そし
て、データ群Ａ１及びＢからのデータが入力Ｊ゛る毎に
加ｎ回路４から出力される上記絶対値ＩＡ＋ −８＋
１を、加算回路５によって、レジスタ６に格納されてい
る前回までの加算結果と加算して、この加桿結果を再度
レジスタ６に格納するようにし、レジスタ６の最終格納
データが、上記データ群へ、Ｂにおける対応する次元の
各データの差の絶対値の累積和ΣｌＡ＋ −Ｂ＋ ｌ、
すなわちデータ群Ａ、Ｂの相違度となるようにしている
。
は上記データＡ＋ 、Ｂ＋ を反転回路７ａ、７ｈによ
って反転ざ甘た当該反転データ（１の補数）を入力し、
比較回路１での判定結果に基づいて、データＡ＋ 、Ｂ
＋ のうち小さい方の反転データを選択出力するマルチ
プレクサ、４はマルチプレク＋Ｊ２、及び３からの各出
ノＪデータとビットデータ“１″とを加算する加算回路
であり、この比較回路１、マルチプレクサ２゜３、及び
加算回路４によって、入力するデータＡ＋ 、Ｂ＋の大
きい方から小ざい方を減幹する減算回路が構成され、す
なわち、最終段の加算回路４からの出力がデータＡ１と
Ｂ：の差の絶対値ｌＡ＋ −Ｆ３＋ Ｉと、なる。そし
て、データ群Ａ１及びＢからのデータが入力Ｊ゛る毎に
加ｎ回路４から出力される上記絶対値ＩＡ＋ −８＋
１を、加算回路５によって、レジスタ６に格納されてい
る前回までの加算結果と加算して、この加桿結果を再度
レジスタ６に格納するようにし、レジスタ６の最終格納
データが、上記データ群へ、Ｂにおける対応する次元の
各データの差の絶対値の累積和ΣｌＡ＋ −Ｂ＋ ｌ、
すなわちデータ群Ａ、Ｂの相違度となるようにしている
。
このように、データ群Ａ１及び８から順次入力するデー
タＡ＋ 、Ｂ＋の大小を判定し、その人きい方から小さ
い方を減算した結果を順次累積加御するようにした上記
相違度計算ｆｊ置は、バートークエアで構成することに
より、比較的高速な処理が実現できるようになる。
タＡ＋ 、Ｂ＋の大小を判定し、その人きい方から小さ
い方を減算した結果を順次累積加御するようにした上記
相違度計算ｆｊ置は、バートークエアで構成することに
より、比較的高速な処理が実現できるようになる。
しかしながら、この第１図に示ずような相違度計算装置
では、データＡ＋ 、Ｂ＋ の大小を判定する比較回路
１と、この比較回路１の判定結果に基づいてデータ選択
を行なうマルチブレク４１２、及び３が必要なため、回
路構成が比較的複雑になるという不具合がある。
では、データＡ＋ 、Ｂ＋ の大小を判定する比較回路
１と、この比較回路１の判定結果に基づいてデータ選択
を行なうマルチブレク４１２、及び３が必要なため、回
路構成が比較的複雑になるという不具合がある。
（４） 発明の目的
本発明は上記の点に鑑みてなされたもの（・、特に２の
補数表現された２進データからなる２つのデータ群にお
ける互いに対応した各データの差の絶対値の累積和を８
１算する相３！！度計痺独ＵをできるだけｇＯ甲な回路
構成で実現することを目的としている。
補数表現された２進データからなる２つのデータ群にお
ける互いに対応した各データの差の絶対値の累積和を８
１算する相３！！度計痺独ＵをできるだけｇＯ甲な回路
構成で実現することを目的としている。
（５） 発明の構成
上記目的を達成するため本発明は、負の数のみが２の補
数表現された２つの２進データ台の差の絶対値をｎｌ算
り−る装置であっＣ１前記２進データのうちの一方の２
進データと、他方の２進データの反転データとを加ｒ＋
する加算回路と、前記２つの２進データの符号ヒツトと
前記加９回路から出力される最１：位桁上がりピッ１−
とが人力され、当該ビットデータにより前記２つの２進
データの人、小を判定する判定回路と、前記加算回路か
らの最上位桁上がりビット以外の出力２進データを、前
記一方の２進データが前記他方の２進データより大なる
ときは、そのまま出力し、前記一方の２進データが前記
他方の２進データ以下であるときは、反転した後、“１
′′を加算して出力する回路とを備えるようにしたもの
である。
数表現された２つの２進データ台の差の絶対値をｎｌ算
り−る装置であっＣ１前記２進データのうちの一方の２
進データと、他方の２進データの反転データとを加ｒ＋
する加算回路と、前記２つの２進データの符号ヒツトと
前記加９回路から出力される最１：位桁上がりピッ１−
とが人力され、当該ビットデータにより前記２つの２進
データの人、小を判定する判定回路と、前記加算回路か
らの最上位桁上がりビット以外の出力２進データを、前
記一方の２進データが前記他方の２進データより大なる
ときは、そのまま出力し、前記一方の２進データが前記
他方の２進データ以下であるときは、反転した後、“１
′′を加算して出力する回路とを備えるようにしたもの
である。
（６） 発明の実施例
まず、本発明において行なわれる負の数のみが２４！Ｉ
−の補数表現された２つの２進データの差の絶対値をめ
る計算について、基本的な論理を説明する。
−の補数表現された２つの２進データの差の絶対値をめ
る計算について、基本的な論理を説明する。
例えば、ｎ＋１ピットで負の数のみが２の補数表現され
た２つの２進データＸ及びＹの符号ピット（最上位ピッ
ト）をそれぞれＸｎ、Ｖｎとし、残りのｎピットで表現
される部分をそれぞれＸ’ 、Ｙ’ とすると、各デー
タＸ、ＹはＸ＝−Ｘｎ −２ｎ ＋Ｘ’ Ｙ＝−ｙｎ ・２”’＋Ｙ’ で示される数値となるが、２進演算の過程においては符
号ピットと他のピットは同様の取扱いとなるので Ｘ＝ｘ、・２” ＋Ｘ’ Ｙ＝ｙｎ ・２ｎ＋Ｙ’ となる。
た２つの２進データＸ及びＹの符号ピット（最上位ピッ
ト）をそれぞれＸｎ、Ｖｎとし、残りのｎピットで表現
される部分をそれぞれＸ’ 、Ｙ’ とすると、各デー
タＸ、ＹはＸ＝−Ｘｎ −２ｎ ＋Ｘ’ Ｙ＝−ｙｎ ・２”’＋Ｙ’ で示される数値となるが、２進演算の過程においては符
号ピットと他のピットは同様の取扱いとなるので Ｘ＝ｘ、・２” ＋Ｘ’ Ｙ＝ｙｎ ・２ｎ＋Ｙ’ となる。
ここで、データＸどデータＹの反転データ（１の補数）
Ｙとを加締した加粋データｓ４！−考えると、 Ｓ＝Ｘ＋Ｙ ＝（ｘｎ ・２”＋Ｘ’） ＋（ｙｎ ・２ｎ ＋Ｙ’ ） ＝（ｘｎ 十 ｙ 。 ン ・ ２ｎ −ｌ−（Ｘ’ −１−Ｙ’ ） ・・・（＋＞となる。
Ｙとを加締した加粋データｓ４！−考えると、 Ｓ＝Ｘ＋Ｙ ＝（ｘｎ ・２”＋Ｘ’） ＋（ｙｎ ・２ｎ ＋Ｙ’ ） ＝（ｘｎ 十 ｙ 。 ン ・ ２ｎ −ｌ−（Ｘ’ −１−Ｙ’ ） ・・・（＋＞となる。
この演粋においてｎ＋１（符号）ビット目からの桁上が
りをＣ１，７、ｎピッ］〜１］からの桁上がりをＣ７と
りると、 １） ｘｎ”’０１ｙ０＝１のとぎ、 すなわち、Ｘ≧Ｏ＞Ｙのとき、 Ｘｎ ＋Ｖｎ −・０であるから Ｃ、、、＝ ０ となる。
りをＣ１，７、ｎピッ］〜１］からの桁上がりをＣ７と
りると、 １） ｘｎ”’０１ｙ０＝１のとぎ、 すなわち、Ｘ≧Ｏ＞Ｙのとき、 Ｘｎ ＋Ｖｎ −・０であるから Ｃ、、、＝ ０ となる。
２） ｘ、＝１、ｙｎ＝ｏのとき、
ｌ１１．、；わら、Ｘ＜Ｏ≦Ｙのとぎ、Ｘ、＋ｙｎ ＝
ｉｏ（２進値）であるから、Ｃ、、、＝ １ となる。
ｉｏ（２進値）であるから、Ｃ、、、＝ １ となる。
３） ｘｎ＝Ｑ、ｙｎ＝ｏ又はｘ、−１、ｙｎ＝１のと
き、上記加算データＳは、Ｘｏ→−ｙｎ＝１であるから
、 Ｓ＝２’ ＋ （Ｘ’ ＋Ｙ’ ） となり、Ｙ′がｎピット表現であるからＹ’ ＝２１−
１−Ｙ’ となって ３＝２”’−１＋（Ｘ’ −Ｙ’ ） となる。
き、上記加算データＳは、Ｘｏ→−ｙｎ＝１であるから
、 Ｓ＝２’ ＋ （Ｘ’ ＋Ｙ’ ） となり、Ｙ′がｎピット表現であるからＹ’ ＝２１−
１−Ｙ’ となって ３＝２”’−１＋（Ｘ’ −Ｙ’ ） となる。
３−１ン ここで、Ｘ＞Ｙのとき
Ｘ、Ｙは同符号でＸＴ ＞ Ｙ ｌ となるからＳ≧２
ｎ＋１ となって、０）式の演算におけるｎ＋１ビット目からの
桁上がりがあり、 ｃ ｎ、、 ＝ １ ３−２） 一方、Ｘ≦Ｙのとき Ｘ、Ｙは同符号でＸ′≦Ｙ′となることからＳ≦２°＋
１−１ どなって上記演算におけるｎ＋ｉビット目からの桁」二
がりがなく、 Ｃ，１，、＝ Ｏ となる。
ｎ＋１ となって、０）式の演算におけるｎ＋１ビット目からの
桁上がりがあり、 ｃ ｎ、、 ＝ １ ３−２） 一方、Ｘ≦Ｙのとき Ｘ、Ｙは同符号でＸ′≦Ｙ′となることからＳ≦２°＋
１−１ どなって上記演算におけるｎ＋ｉビット目からの桁」二
がりがなく、 Ｃ，１，、＝ Ｏ となる。
以上の関係を整即すると次表のようになる。
表
すなわち、ＸがＹより大ぎい時は、Ｘ、Ｙの最上位ピッ
トとＳ＝Ｘ＋Ｙの最上位桁上がりピットとの排他的論理
和の論理出力が°゛１″、Ｘ＞Ｙのとき、 ×ｏ■Ｖｎ ■ｃ 、、、 ＝ １ ・・・・・・・・
・・・・ （２）どなる一方、ＸがＹ以下の時は、Ｘ、
Ｙ（７）最−Ｌ位ビットとＳ＝Ｘ＋Ｙの最上位桁上がり
ビットとの排他的論理和の論理出力が′０″、Ｘ≦Ｙの
とき、 ｘ、■Ｖｎ ■Ｃ１１，、＝ Ｏ・・・・・・・・・・
・・ （３）となる。
トとＳ＝Ｘ＋Ｙの最上位桁上がりピットとの排他的論理
和の論理出力が°゛１″、Ｘ＞Ｙのとき、 ×ｏ■Ｖｎ ■ｃ 、、、 ＝ １ ・・・・・・・・
・・・・ （２）どなる一方、ＸがＹ以下の時は、Ｘ、
Ｙ（７）最−Ｌ位ビットとＳ＝Ｘ＋Ｙの最上位桁上がり
ビットとの排他的論理和の論理出力が′０″、Ｘ≦Ｙの
とき、 ｘ、■Ｖｎ ■Ｃ１１，、＝ Ｏ・・・・・・・・・・
・・ （３）となる。
一／ｊ （＋）式Ｃ゛示される加算データＳはＳ ＝
Ｘ ＋ Ｙ ＝ Ｘ−１２”’ −１−Ｙ となることから、データＸ、Ｙの差の絶対値１〕＝ ｌ
Ｘ−Ｙ ｌは、Ｘ＞ＹのときＤ＝Ｘ−Ｙ ＝ Ｓ ＋１−２ ”’ となる。そして、史に Ｓ ”’ Ｃｎ、ｌ” ２°ｏ ＋Ｓ ′１１１１１１
（４）（Ｓ’ ＝ｓ、＋ ２’ ＋Ｓ、−，・２°−
１＋ 、、。
Ｘ ＋ Ｙ ＝ Ｘ−１２”’ −１−Ｙ となることから、データＸ、Ｙの差の絶対値１〕＝ ｌ
Ｘ−Ｙ ｌは、Ｘ＞ＹのときＤ＝Ｘ−Ｙ ＝ Ｓ ＋１−２ ”’ となる。そして、史に Ｓ ”’ Ｃｎ、ｌ” ２°ｏ ＋Ｓ ′１１１１１１
（４）（Ｓ’ ＝ｓ、＋ ２’ ＋Ｓ、−，・２°−
１＋ 、、。
・・・十Ｓ１ ・２１＋Ｓ。・２°）
となることから、
Ｘ ｎ −ｙｎ ｓ Ｃｒ（ａｓ ＝ １のとき、１）
−Ｃ１゜、・ ２”’ ＋ ８’ ＋−１−２”’＝３
’ ＋１ ・・・（５） Ｘｏ＝０１ｙｎ ＝１ 、Ｃｎ、＋＝Ｏのとき１’）＝
Ｓ’−１１−’２°゛１ ・・・（６）（６）式をｎ’
＋１ピッ１〜表現すると、［）＝Ｓ’ト１ となる。すなわち、Ｘ ｈ＜ Ｙより人込いどき、×。
−Ｃ１゜、・ ２”’ ＋ ８’ ＋−１−２”’＝３
’ ＋１ ・・・（５） Ｘｏ＝０１ｙｎ ＝１ 、Ｃｎ、＋＝Ｏのとき１’）＝
Ｓ’−１１−’２°゛１ ・・・（６）（６）式をｎ’
＋１ピッ１〜表現すると、［）＝Ｓ’ト１ となる。すなわち、Ｘ ｈ＜ Ｙより人込いどき、×。
Ｙの差の絶対値ｒ）＝＝ｌＸ−Ｙｌは、（１）式で示さ
れる加算データＳのうち最１−位桁１−かりビットＬｘ
外の２進データＳ′に°“１″を７１１１１したものと
イＴる。
れる加算データＳのうち最１−位桁１−かりビットＬｘ
外の２進データＳ′に°“１″を７１１１１したものと
イＴる。
Ｘ＞Ｙのとさ ｌ”１１−８’＋１ ・・・（７）また
、当該絶対値１’）＝ ｌ Ｘ−Ｙ ｌは、Ｘ≦Ｙのと
き −Ｙ−Ｘ ＝−２”’−１−Ｓ ＝２”’−１−８’ −Ｃｏ、、 ・２°″どなること
から、 Ｘｎ ＝Ｖｎ 、Ｃｎｕ−０のとぎ Ｄ＝２”−１−８’ −８” −（ｎ）×ｎ−１、ｙｎ
＝ｏ、Ｃｎ、、 ＝ １のときＤ ＝ Ｓ −２”’
°°（９） （９）式を０４−１ヒラ１〜表現すると、Ｄ＝Ｓ となる。すなわち、ＸがＹ以下のどき、Ｘ、Ｙの差の絶
対値Ｄ＝ ｌ Ｘ−Ｙ ｌは、＜１）式で示される加算
データＳのうち最上位桁上がりビット以外の２進データ
Ｓ′を反転したものどなる。
、当該絶対値１’）＝ ｌ Ｘ−Ｙ ｌは、Ｘ≦Ｙのと
き −Ｙ−Ｘ ＝−２”’−１−Ｓ ＝２”’−１−８’ −Ｃｏ、、 ・２°″どなること
から、 Ｘｎ ＝Ｖｎ 、Ｃｎｕ−０のとぎ Ｄ＝２”−１−８’ −８” −（ｎ）×ｎ−１、ｙｎ
＝ｏ、Ｃｎ、、 ＝ １のときＤ ＝ Ｓ −２”’
°°（９） （９）式を０４−１ヒラ１〜表現すると、Ｄ＝Ｓ となる。すなわち、ＸがＹ以下のどき、Ｘ、Ｙの差の絶
対値Ｄ＝ ｌ Ｘ−Ｙ ｌは、＜１）式で示される加算
データＳのうち最上位桁上がりビット以外の２進データ
Ｓ′を反転したものどなる。
Ｘ≦Ｙのとき Ｄ＝Ｓ’ ・・・（１０）−上記（２）
式、（３）式、及び（７）式、（１０）式からｘｏ■Ｖ
ｎΦＣｏ、、 ＝ １のとぎ １）＝ ｌ Ｘ−Ｙ １ ＝８’＋１ ・・・（１１） ｘｎ■ｙｒｌΦＣ、、、＝ Ｏのとき Ｄ＝ ｌ Ｘ −Ｙ ｌ ＝Ｓ’ ・・・（１２）とな
る。
式、（３）式、及び（７）式、（１０）式からｘｏ■Ｖ
ｎΦＣｏ、、 ＝ １のとぎ １）＝ ｌ Ｘ−Ｙ １ ＝８’＋１ ・・・（１１） ｘｎ■ｙｒｌΦＣ、、、＝ Ｏのとき Ｄ＝ ｌ Ｘ −Ｙ ｌ ＝Ｓ’ ・・・（１２）とな
る。
−４”ｒ’にわち、２の補数表現された２つの２進デー
タの差の絶対値をめるには、まず、当該２進アータの一
方と、他方の反転データとを加算し、該加算結果の最上
位桁上がりビットと上記２の補数表現された両２進デー
タの最上位ビットとの排他的論理和出力が＋＋ １ ＋
＋のときに、上記加算結果の最上位桁上がりビット以外
の２進データに１“′を加算し、また上記排他的論理和
出力が０″のどきに、上記加算結果の最上位桁上がりピ
ッ１〜以外の２進フ゛−夕を反転づるようにする。
タの差の絶対値をめるには、まず、当該２進アータの一
方と、他方の反転データとを加算し、該加算結果の最上
位桁上がりビットと上記２の補数表現された両２進デー
タの最上位ビットとの排他的論理和出力が＋＋ １ ＋
＋のときに、上記加算結果の最上位桁上がりビット以外
の２進データに１“′を加算し、また上記排他的論理和
出力が０″のどきに、上記加算結果の最上位桁上がりピ
ッ１〜以外の２進フ゛−夕を反転づるようにする。
以下、−ＬＦｌｉ′！塁本理論に従って作動する本発明
の実施例を図面に基づいて説明する。。
の実施例を図面に基づいて説明する。。
第２図は木光明の 実施例を示１１１１ツク図である。
同図において、１０１．１２の補数表現されたデータ群
Ａのデータへ１と、同様に２の補数表Ｊｌｉｉされたデ
ータ群ｔ３のデータ１１ｉ を反転回路１６によって反
転させた当該反転データＢ１ とを加咋する加勢回路、
１１は十ｎ１ｊデータＡ１及び１３．の最上位ビットず
なわち符号ビットど加咋回路１０から出ツノされる最上
１（ｔ ｌｔｊ、１．がリビットとを入力し、データ△
１．Ｂ１の大小を判定づる排他的論１！Ｉ！和回路（１
ズＦＥＯＲ回路という〉、１２は加粋回路１０から出力
される最上位桁上がりビット以外の２進データを入力し
、ＦＯＲ回路１１からの論理出力に基づいて当該入力デ
ータを変換出力するデータ変換回路であり、このデータ
変換回路１２は、加算回路１０から出力されるビット毎
に当該ビットデータが入力される排伯的論理和グー１−
１２−１〜１２− ｎ （以下ＥＯＲゲートという）を
設け、該ＥＯＲゲート１２−１〜１２−ｎノ他方の入力
端に、ＥＯＲ回路１１からの論理和出力をインバータ１
７によって反転した反転ビットデータが入力するように
し、この各ＦＯＲゲー１−１２−１〜１２−ｎの出力を
データ変換回路１２のｗカとしている。
Ａのデータへ１と、同様に２の補数表Ｊｌｉｉされたデ
ータ群ｔ３のデータ１１ｉ を反転回路１６によって反
転させた当該反転データＢ１ とを加咋する加勢回路、
１１は十ｎ１ｊデータＡ１及び１３．の最上位ビットず
なわち符号ビットど加咋回路１０から出ツノされる最上
１（ｔ ｌｔｊ、１．がリビットとを入力し、データ△
１．Ｂ１の大小を判定づる排他的論１！Ｉ！和回路（１
ズＦＥＯＲ回路という〉、１２は加粋回路１０から出力
される最上位桁上がりビット以外の２進データを入力し
、ＦＯＲ回路１１からの論理出力に基づいて当該入力デ
ータを変換出力するデータ変換回路であり、このデータ
変換回路１２は、加算回路１０から出力されるビット毎
に当該ビットデータが入力される排伯的論理和グー１−
１２−１〜１２− ｎ （以下ＥＯＲゲートという）を
設け、該ＥＯＲゲート１２−１〜１２−ｎノ他方の入力
端に、ＥＯＲ回路１１からの論理和出力をインバータ１
７によって反転した反転ビットデータが入力するように
し、この各ＦＯＲゲー１−１２−１〜１２−ｎの出力を
データ変換回路１２のｗカとしている。
また、１３は加算回路、１４は加算回路１３からの出力
データを格納するレジスタであり、この加飾回路１３、
及びレジスタ１４は、データ変換回路１２からの出力デ
ータとＥＯＲ回路１１からの論理出力が加算回路１３に
入力する毎に、加算回路１３が当該入力データとレジス
タ１４に格納されたデータとを加算して再度この加算デ
ータをレジスタ１４に格納する、いわゆる累積和回路を
構成している。
データを格納するレジスタであり、この加飾回路１３、
及びレジスタ１４は、データ変換回路１２からの出力デ
ータとＥＯＲ回路１１からの論理出力が加算回路１３に
入力する毎に、加算回路１３が当該入力データとレジス
タ１４に格納されたデータとを加算して再度この加算デ
ータをレジスタ１４に格納する、いわゆる累積和回路を
構成している。
ここで、加算回路１０は上記式（＋１ （Ｓ ＝ Ｘ
＋ Ｙ ）を実現する回路、排他的論理和回路１１は上
記式１式％（３） の判定を行なう回路、データ変換回路１２は（１１）式
、（１２）式におけるＳ′又はＳ′をめる回路、加算回
路１３は（１１）式、（１２）式（Ｄ＝Ｓ’−１１、Ｉ
）＝Ｓ’ ） を実現する回路である。
＋ Ｙ ）を実現する回路、排他的論理和回路１１は上
記式１式％（３） の判定を行なう回路、データ変換回路１２は（１１）式
、（１２）式におけるＳ′又はＳ′をめる回路、加算回
路１３は（１１）式、（１２）式（Ｄ＝Ｓ’−１１、Ｉ
）＝Ｓ’ ） を実現する回路である。
次に下記に示す３次元のデータｆ！Ｉ’、Ａ、Ｂにおけ
る相違度のｔｊ算を例にとって作動を説明する。
る相違度のｔｊ算を例にとって作動を説明する。
Ａ−（２，−３，４）
Ｂ＝ （−２，１，２）
上記データ群Ａ、Ｂの各データを例えば４ピッ１−で２
の補数表現すると、 Ａ＝ （００１０，１１０１，０１００）１３ ＝ （
１１１０，０００１，００１０＋となる。
の補数表現すると、 Ａ＝ （００１０，１１０１，０１００）１３ ＝ （
１１１０，０００１，００１０＋となる。
Ｌｉ ス、△＋ −＝００１０． Ｂ＋ ＝ １１−１
０が入力されるど加障恒１路１０は Ａ １−ｔ Ｂ ＋ −００１０−１ＯＯＯ１＝ ００
１１を出力し、この２進データ（００１１）はデータ変
換回路１２に人力される。Ａ１ とＢｌ 、及び加算回
路１０からの最上位桁、Ｆがリビットは（ｏｉｏ）とな
ることからＦＯＲ回路１１の論理出力は０■１■０−１ どなり、データ変換回路１２への入力データ（ｏｏｉｉ
）はＥＯＲゲート１２− ｉ 〜１２−ｎを介してその
まま（００１１’）として出力される。そして、加算回
路１３で、データ変換回路１２からの出力とＦＯＲ回路
１１の論理出力と既にクリアされているレジスタ１４の
格納データが加算され、００１１→１ ＋０ ＝ ０１
００ 該加算データ（０１００）がレジスタ１４に格納される
。
０が入力されるど加障恒１路１０は Ａ １−ｔ Ｂ ＋ −００１０−１ＯＯＯ１＝ ００
１１を出力し、この２進データ（００１１）はデータ変
換回路１２に人力される。Ａ１ とＢｌ 、及び加算回
路１０からの最上位桁、Ｆがリビットは（ｏｉｏ）とな
ることからＦＯＲ回路１１の論理出力は０■１■０−１ どなり、データ変換回路１２への入力データ（ｏｏｉｉ
）はＥＯＲゲート１２− ｉ 〜１２−ｎを介してその
まま（００１１’）として出力される。そして、加算回
路１３で、データ変換回路１２からの出力とＦＯＲ回路
１１の論理出力と既にクリアされているレジスタ１４の
格納データが加算され、００１１→１ ＋０ ＝ ０１
００ 該加算データ（０１００）がレジスタ１４に格納される
。
次に、Ａ＋ ＝１１０１、Ｂ、 ＝ｏｏｏｉが入ノ〕さ
れると、加算回路１０の出力は Ａ ＋ 十Ｂ ＋ −１１０１−１−１１１０＝ Ｊｌ
：’１０１１Ｅ０１（回路１１の論理出力は １Φ００１＝０ となり、データ！ｌｌ’１ｉｊｌ路１２への入力データ
（ｉｏｉｉ）は、Ｅ（月（ゲーｌ−１２−１〜１２−
ｎを介して反転されて（０１００）どして出力される。
れると、加算回路１０の出力は Ａ ＋ 十Ｂ ＋ −１１０１−１−１１１０＝ Ｊｌ
：’１０１１Ｅ０１（回路１１の論理出力は １Φ００１＝０ となり、データ！ｌｌ’１ｉｊｌ路１２への入力データ
（ｉｏｉｉ）は、Ｅ（月（ゲーｌ−１２−１〜１２−
ｎを介して反転されて（０１００）どして出力される。
そして、加算回路１３で、データ変換回ｖＩｉ１２から
の当該出力データ（０１００）とＦ、 ＯＲ回路１１の
論理出力゛′０′″とレジスタ１４の格納データ（０１
００）とが加Ｃフされ ０１００＋ Ｏ＋０１００＝ １（１００該加算データ
（１０００）がレジスタ１４に格納される。
の当該出力データ（０１００）とＦ、 ＯＲ回路１１の
論理出力゛′０′″とレジスタ１４の格納データ（０１
００）とが加Ｃフされ ０１００＋ Ｏ＋０１００＝ １（１００該加算データ
（１０００）がレジスタ１４に格納される。
更に、Ａ＋ ＝０１００、Ｂ ＋ ＝ ００１０が入力
すると、加算回路１０の出力は Ａ ＋ ＋ ８ ＋ ＝ ０１０（Ｌｌ” １１０１＝
：、１．：０００１ＥＯＲ回路１１の論理出力は ０ΦＯΦ１−１ となり、データ変換回路への入力データ（０００１）は
、ＦＯＲゲー１−を介してそのまま（０００１）として
出力され。そして、加ｔ１回路１３の出力が０００１＋
１ ＋１０００＝ １０１０どなって、該加算データ（
０１１０）がレジスタ１４に格納される。
すると、加算回路１０の出力は Ａ ＋ ＋ ８ ＋ ＝ ０１０（Ｌｌ” １１０１＝
：、１．：０００１ＥＯＲ回路１１の論理出力は ０ΦＯΦ１−１ となり、データ変換回路への入力データ（０００１）は
、ＦＯＲゲー１−を介してそのまま（０００１）として
出力され。そして、加ｔ１回路１３の出力が０００１＋
１ ＋１０００＝ １０１０どなって、該加算データ（
０１１０）がレジスタ１４に格納される。
このようにｆ−夕群Δ、１３のリベての構成ｊ゛−タつ
いての演算が終了したときのレジスタ１４に格納された
γ−タ（１０１０）が、上記データ１！ＹＡ、Ｂにおけ
る互いに対応した各データの差の絶対値の累積和、すな
わら相違ＩＣＥどなり、この場合、相違度はｒｌＯＪ
（１０進数）である。
いての演算が終了したときのレジスタ１４に格納された
γ−タ（１０１０）が、上記データ１！ＹＡ、Ｂにおけ
る互いに対応した各データの差の絶対値の累積和、すな
わら相違ＩＣＥどなり、この場合、相違度はｒｌＯＪ
（１０進数）である。
上記のように本実施例は、加算回路１０の最上位桁［が
りビットと入力するデータＡ＋、Ｂ＋の最上位ピッ１−
との排他的論理和回路によっ−ＣデータＡ＋ 、Ｂ＋
の大小の判定を行い、該判定結果に基づく加算回路１０
の最に位桁上がりピッ］〜以外の２進データの変換デー
タ、及び当該排他的論理和出力の加算によってデータＡ
＋ 。
りビットと入力するデータＡ＋、Ｂ＋の最上位ピッ１−
との排他的論理和回路によっ−ＣデータＡ＋ 、Ｂ＋
の大小の判定を行い、該判定結果に基づく加算回路１０
の最に位桁上がりピッ］〜以外の２進データの変換デー
タ、及び当該排他的論理和出力の加算によってデータＡ
＋ 。
Ｂ１の差の絶対値がめられるため、第１図に示′１Ｊ装
置のようにデータＡ＋ 、８１ を選択するマルチプレ
クサ２．３が不問になると共に、データＡｔ 、Ｂｌ
の大小を判定する回路構成が簡単となる。
置のようにデータＡ＋ 、８１ を選択するマルチプレ
クサ２．３が不問になると共に、データＡｔ 、Ｂｌ
の大小を判定する回路構成が簡単となる。
第３図は本発明の他の実施例を示づブロック図である。
この実施例は、加算回路１ｏがらの最上位桁上がりビッ
ト以外の２進データど、ＥＯＲ回路１１の論理出力ビッ
１−とをレジスタ１５に格納するような構成となり、こ
のレジスタ１５は、レジスタ１４と同一のクロックに同
期して、出力及び格納動作を行なうものである。このよ
うな構成にすれば、データ／’ｚ 、Ｓｔ を入力して
から、レジスタ１５にデータを格納するまでの動作と、
レジスタ１５からデータを出力してから、レジスタ１４
にデータを格納するまでの動作とが同一クロック同期内
に並列して行なわれるため、そのクロック周期を第２図
に示す場合より小さくすることができ、ぞの結果、装置
全体の処理を更に高速化できる。
ト以外の２進データど、ＥＯＲ回路１１の論理出力ビッ
１−とをレジスタ１５に格納するような構成となり、こ
のレジスタ１５は、レジスタ１４と同一のクロックに同
期して、出力及び格納動作を行なうものである。このよ
うな構成にすれば、データ／’ｚ 、Ｓｔ を入力して
から、レジスタ１５にデータを格納するまでの動作と、
レジスタ１５からデータを出力してから、レジスタ１４
にデータを格納するまでの動作とが同一クロック同期内
に並列して行なわれるため、そのクロック周期を第２図
に示す場合より小さくすることができ、ぞの結果、装置
全体の処理を更に高速化できる。
（７） 発明の効巣
以、［詳細に説明したように、本発明によれば、２の補
数表現された２進データからなる２つのデータ群におけ
る互いに対応した各データの差の絶対値の和を計算プる
相違度肝篩装置が、従来考えられていたものよりもｔｒ
ｉｌｌな回路構成で実現でき、その結果、その演幹処理
も更に高速化することができる。
数表現された２進データからなる２つのデータ群におけ
る互いに対応した各データの差の絶対値の和を計算プる
相違度肝篩装置が、従来考えられていたものよりもｔｒ
ｉｌｌな回路構成で実現でき、その結果、その演幹処理
も更に高速化することができる。
第１図は従来考えられていた相）０度計算装置を示すブ
ロック図、第２図、及び第３図は本発明の実施例を示す
ブロック図である。 １０、１３・・・加算回路 １１・・・排他的論理和回路（ＦＯＲ回路）１２・・・
データ変換回路 １４・・・レジスタ特 許 出願人
富士通株式会社
ロック図、第２図、及び第３図は本発明の実施例を示す
ブロック図である。 １０、１３・・・加算回路 １１・・・排他的論理和回路（ＦＯＲ回路）１２・・・
データ変換回路 １４・・・レジスタ特 許 出願人
富士通株式会社
Claims (1)
- 負の数のみが２の補数表現された２つの２進データ各の
差の絶対値を計算する装置であって、前記２進データの
うちの一方の２進データと、他方の２進データの反転デ
ータとを加算する加算回路ど、前記２つの２進データの
符号ビットと前記加算回路から出力される最上位桁上が
りピッ１〜とが入力され、当該ビットデータにより前記
２つの２進データの大、小を判定する判定回路と、前記
加算回路からの最上位桁上がりビット以外の゛出力２進
データを、前記一方の２進データが前記他方の２進デー
タより大なるときは、そのまま出力ｌノ、前記一方の２
進データが前記他方の２進データ以下であるときは、反
転した後、“１″を加算して出力する回路とを備えてな
る相違度計算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202291A JPS60186979A (ja) | 1983-10-28 | 1983-10-28 | 相違度計算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202291A JPS60186979A (ja) | 1983-10-28 | 1983-10-28 | 相違度計算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60186979A true JPS60186979A (ja) | 1985-09-24 |
| JPH0315209B2 JPH0315209B2 (ja) | 1991-02-28 |
Family
ID=16455105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202291A Granted JPS60186979A (ja) | 1983-10-28 | 1983-10-28 | 相違度計算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60186979A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199190A (ja) * | 1987-10-13 | 1989-04-18 | Fujitsu Ltd | 距離演算回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55121483A (en) * | 1979-03-07 | 1980-09-18 | Ibm | Absolute difference generation mechanism |
| JPS58132861A (ja) * | 1982-02-03 | 1983-08-08 | Toshiba Corp | 演算回路 |
-
1983
- 1983-10-28 JP JP58202291A patent/JPS60186979A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55121483A (en) * | 1979-03-07 | 1980-09-18 | Ibm | Absolute difference generation mechanism |
| JPS58132861A (ja) * | 1982-02-03 | 1983-08-08 | Toshiba Corp | 演算回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199190A (ja) * | 1987-10-13 | 1989-04-18 | Fujitsu Ltd | 距離演算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0315209B2 (ja) | 1991-02-28 |
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